数电实验三综述
数电实验三报告总结
数电实验三报告总结
实验三就是检验D触发器的特性，设计并不难，只要找到D触发器的集成块，然后按引脚进行接线就可以了，让老师检验的时候只要将置零置一的先讲，然后输入D，来一个脉冲，输出就变成相应的输入了。
D触发器就是跟随功能比较强，来了一个脉冲，输入是什么输出就是什么，原来学习的时候根本没有真正验证D触发器的这种功能，一直照着书本做的，书上说是什么就是什么，根本没有机会验证，现在做了这个实验，真正的了解到了D 触发器的功能。
数电实验报告
一，实验结果分析实验一：Quartus II 原理图输入法设计（2）实验名称：设计实现全加器实验任务要求：用实验内容（1）中生成的半加器模块和逻辑门设计实现一个全加器，仿真并验证其功能，并下载到实验板测试，要求用拨码开关设定输入信号，发光二极管显示输出信号。
原理图：仿真波形图：仿真波形图分析：输入a,b代表加数与被加数，输入c代表低位向本位的进位。
输出s代表本位和，输出co代表向高位的进位。
可得真值表为：实验三：用VHDL设计与实现时序逻辑电路（3）实验名称：连接8421计数器，分频器和数码管译码器实验任务要求：用VHDL语言设计实现一个带异步复位的8421码十进制计数器，分频器的分频系数为25k，并用数码管显示数字。
VHDL代码：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;entity div isport(clk1 : in std_logic;clk_out : out std_logic);end;architecture d of div issignal cnt : integer range 0 to 12499999;signal clk_tmp : std_logic;beginprocess(clk1)beginif (clk1'event and clk1='1') thenif cnt=12499999 thencnt<=0;clk_tmp<= not clk_tmp;elsecnt<=cnt+1;end if;end if;end process;clk_out<=clk_tmp;end;LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY count10 ISPORT(clk2,clear2:IN STD_LOGIC;q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END count10;ARCHITECTURE count OF count10 ISSIGNAL q_temp:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS(clk2,clear2)BEGINIF clear2='1' THEN q_temp<="0000";ELSIF (clk2'event AND clk2='1') THENIF q_temp="1001" THENq_temp<="0000";ELSEq_temp<=q_temp+1;END IF;END IF;END PROCESS;q<=q_temp;END count;LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;ENTITY seg7 ISPORT(a:IN STD_LOGIC_VECTOR(3 DOWNTO 0); b: OUT STD_LOGIC_VECTOR(6 DOWNTO 0); cat1:OUT STD_LOGIC_VECTOR(5 DOWNTO 0) );END seg7;ARCHITECTURE show OF seg7 ISBEGINPROCESS(a)BEGINCASE a ISWHEN"0000"=>b<="1111110";WHEN"0001"=>b<="0110000";WHEN"0010"=>b<="1101101";WHEN"0011"=>b<="1111001";WHEN"0100"=>b<="0110011";WHEN"0101"=>b<="1011011";WHEN"0110"=>b<="1011111";WHEN"0111"=>b<="1110000";WHEN"1000"=>b<="1111111";WHEN"1001"=>b<="1111011";WHEN OTHERS=>B<="0000000";END CASE;END PROCESS;cat1<="111011";END show;LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity jishuqi8421 isport(clk,clear:IN STD_LOGIC;cout:OUT STD_LOGIC_VECTOR(6 DOWNTO 0); cat:OUT STD_LOGIC_VECTOR(5 DOWNTO 0) );end jishuqi8421;architecture ji of jishuqi8421 iscomponent div25mport(clk1 : in std_logic;clk_out : out std_logic);end component;component count10PORT(clk2,clear2:IN STD_LOGIC;q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); end component;component seg7PORT(a:IN STD_LOGIC_VECTOR(3 DOWNTO 0); b: OUT STD_LOGIC_VECTOR(6 DOWNTO 0); cat1:OUT STD_LOGIC_VECTOR(5 DOWNTO 0) );end component;signal c:std_logic;signal d:std_logic_vector(3 downto 0);beginu1:div port map(clk1=>clk,clk_out=>c);u2:count10 port map(clk2=>c,clear2=>clear,q=>d); u3:seg7 port map(a=>d,b=>cout,cat1=>cat);end ji;仿真波形图：（由于实际使用的50000000分频不方便仿真，仿真时使用12分频）仿真波形图分析：每隔12个时钟信号计数器的值会增加1，直到计数器的值为9时，再次返回0计数。
数电实验三-数据选择器和译码器应用
电力学院数字电路与数字逻辑院（系）：计算机科学与技术学院实验题目：数据选择器和译码器应用专业年级：学生：学号：一、实验目的和要求：1、了解并掌握集成组合电路的使用方法。
2、了解并掌握仿真（功能仿真及时序仿真）方法及验证设计正确性。
3、使用数据选择器和译码器实现特定电路。
二、实验容：1.要求用数据选择器74153和基本门设计用3个开关控制1一个电灯的电路，改变任何一个开关的状态都能控制电灯由亮变暗或由暗变亮。
（提示：用变量A、B、C表示三个开关，0、1表示通、断状态；用变量L表示灯，0、1表示灯灭、亮状态。
）画出电路的原理图，将电路下载到开发板进行验证。
根据题意画出真值表如下根据上表，可画出原理图试验现象:当开关断开的数量是奇数时,灯是亮的,除此之外是灭的.2. 人的血型有A,B,AB和O这4种，试用数据选择器74153和基本门设计一个逻辑电路，要求判断供血者和受血者关系是否符合下图的关系（提示：可用两个变量的4种组合表示供血者的血型，用另外两个变量的4种组合表示受血者的血型，用Y表示判断的结果）。
画出电路的原理图，通过仿真进行验证。
血型献血受血a b c dA 0 0 0 0B 0 1 0 1AB 1 0 1 0O 1 1 1 1真值表：a b c d Y0 0 0 0 10 0 0 1 00 0 1 0 10 0 1 1 00 1 0 0 00 1 0 1 10 1 1 0 10 1 1 1 01 0 0 0 01 0 0 1 01 0 1 0 11 0 1 1 01 1 0 0 11 1 0 1 11 1 1 0 11 1 1 1 1 根据上表，可画出原理图验证逻辑功能表，仿真结果如下3.试用集成译码器74LS138和基本门实现1位全加器，画出电路连线图，并通过仿真验证其功能。
根据题意画出真值表如下输入输出Ci A B S Co0 0 0 0 00 0 1 1 00 1 0 1 00 1 1 0 11 0 0 1 01 0 1 0 11 1 0 0 11 1 1 1 1根据上表，可画出原理图.验证逻辑功能表，仿真结果如下4.试用数据选择器74151实现1位全加器电路，画出电路连线图，并通过仿真验证其功能。
数电实验三
实验三触发器及其应用一、实验目的1、掌握基本RS、JK、D和T触发器的逻辑功能2、掌握集成触发器的逻辑功能及使用方法3、熟悉触发器之间相互转换的方法二、实验原理触发器具有两个稳定状态，用以表示逻辑状态“1”和“0”，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态，它是一个具有记忆功能的二进制信息存贮器件，是构成各种时序电路的最基本逻辑单元。
1、JK触发器在输入信号为双端的情况下，JK触发器是功能完善、使用灵活和通用性较强的一种触发器。
本实验采用74LS112双JK触发器，是下降边沿触发的边沿触发器。
引脚功能及逻辑符号如图8－2所示。
JK触发器的状态方程为Q n+1＝J Q n＋K Q nJ和K是数据输入端，是触发器状态更新的依据，若J、K有两个或两个以上输入端时，组成“与”的关系。
Q与Q为两个互补输出端。
通常把 Q＝0、Q ＝1的状态定为触发器“0”状态；而把Q＝1，Q＝0定为“1”状态。
图8－2 74LS112双JK触发器引脚排列及逻辑符号下降沿触发JK触发器的功能如表8－2表8－2注：×—任意态↓—高到低电平跳变↑—低到高电平跳变Q n（Q n）—现态 Q n+1（Q n+1 ）—次态φ—不定态JK触发器常被用作缓冲存储器，移位寄存器和计数器。
2、D触发器在输入信号为单端的情况下，D触发器用起来最为方便，其状态方程为Q n+1＝D n，其输出状态的更新发生在CP脉冲的上升沿，故又称为上升沿触发的边沿触发器，触发器的状态只取决于时钟到来前D端的状态，D触发器的应用很广，可用作数字信号的寄存，移位寄存，分频和波形发生等。
有很多种型号可供各种用途的需要而选用。
如双D 74LS74、四D 74LS175、六D 74LS174等。
图8－3 为双D 74LS74的引脚排列及逻辑符号。
功能如表8－3。
图8－3 74LS74引脚排列及逻辑符号表8－3 D触发器特性表表8－4 T触发器特性表4、触发器之间的相互转换在集成触发器的产品中，每一种触发器都有自己固定的逻辑功能。
数电实验3
深圳大学实验报告课程名称：数字电子技术实验项目名称：实验三三态门实验学院：光电工程专业：光电信息指导教师：报告人：刘恩源学号：2012170042 班级：2 实验时间：实验报告提交时间：一、实验目的与要求：1、掌握三态门逻辑功能和使用方法。
2、掌握三态门构成总线的特点和方法。
3、初步学会用示波器测量简单的数字波形。
二、实验仪器1、四2输入与非门74LS00 1片2、三态输出的四总线缓冲门74LS125 1片3、万用表4、示波器三、实验内容与步骤：1、74LS125三态门的输出负载为74LS00一个与非门输入端。
74LS00同一个与非门的另一个输入端接低电平，测试74LS125三态门三态输出、高电平输出、低电平输出的电压值。
同时测试74LS125三态输出时74LS00输出值。
2、74LS125三态输出负载为74LS00一个与非门输入端。
74LS00同一个与非门的另一个输入端接高电平，测试74LS125三态门三态输出、高电平输出、低电平输出的电压值。
同时测试74LS125三态输出时74LS00输出值。
3、用74LS125两个三态门输出构成一条总线。
使两个控制端一个为低电平，另一个为高电平。
一个三态门的输入接100kH Z信号，另一个三态门的输入接10kH Z信号。
用示波器观察三态门的输出。
PS：1、三态门74LS125的控制端EN为低电平有效。
2、用实验板上的逻辑开关输出作为被测器件作为被测器件的输入。
按入或弹出开关，则改变器件的输入电平。
四、实验接线图和实验结果1、实验内容1和内容2接线图图3.1 实验内容1和内容2接线图图中K1、K2和K3是逻辑开关输出，电压表指示电压测量点。
按入或弹出逻辑开关K3、K2、K1，则改变74LS00一个与非门输入端、74LS125三态门控制端、三态门输入端的电平。
2、当74LS00引脚2为低电平时，测试74LS125引脚3和74LS00引脚3，结果如下：3、当74LS00引脚2为高电平时，测试74LS125引脚3和74LS00引脚3，结果如下：4、用三态门构成总线接线图图3.2 三态门构成总线结果：123UA74LS125456UB74LS125K2K1CP1CP2OUT五、数据处理：1、将实验数据与真值表比较，确认三态门特性功能。
数字电路实验三
图3-3 7448管脚图
图3-4 74138管脚图
图3-5
74138的真值表
图3-6 74138的逻辑图
实验内容：
1、熟悉74LS147逻辑功能，用实验箱验证其功能并作出真值表。 2、熟悉显示译码器74LS48的逻辑功能，将其与七段数码管连接好，观 察输入BCD码时数码管显示结果并记录下来，观察LT、RBI的功能。
1 2 3 4 5 6 7 8 I4 I5 I6 I7 I8 C B GND 74147 VC C NC D I3 I2 I1 I9 A 16 15 14 13 12 11 10 9
图3-1 4线-2线编码器电路图
图3-2 74147管脚图
二、译码 译码器的逻辑功能与编码器相反，它是将每个输入的二进制代码译成对 应的输出高、低电平信号。一般有一下几类： 1、二进制译码器，一般具有n个输入端、2n个输出端和一个或多个使能 输入端。 2、码制变换器，用于一个数据的不同代码之间的相互转换如二-十进制 译码器、格雷码与二进制码之间转换的译码器等。 3、显示译码器，是用来驱动各种数字、文字或符号的显示器，如共阴 极BCD-七段显示译码器和BCD-共阳极七段显示译码器等，7447为共阳 显示译码驱动，7448为共阴显示译码驱动，其中7448的管脚图如图3-3 所示。 译码器典型应用之一是实现组合逻辑电路，比如用3线-8线译码器74138 和门电路实现1位二进制全减器等。74138的真值表和逻辑图如图3-4和 1 16 B VCC 3-5所示。
图3-1为一个由门电路实现的4线-2线编码器。 编码器分普通编码器和优先编码器：对于普通编码器，任何时刻只允 许输入一个编码信号，否则输出将发生混乱；在优先编码器中，允许 同时输入两个以上编码信号，这时只对其中优先权最高的一个进行编 码，本实验中使用的74LS147就是一个十线——四线~I9为信号输入端，A、B、C、D为信号输 出端。
数电实验报告三
数电实验报告三《数电实验报告三：基于Verilog的数字时钟设计与仿真》实验目的：本实验旨在通过使用Verilog硬件描述语言，设计并仿真一个简单的数字时钟电路，以加深对数字电路原理和Verilog语言的理解，并掌握数字时钟电路的设计与仿真方法。
实验器材：1. 计算机2. Quartus Prime软件3. ModelSim仿真工具4. FPGA开发板实验原理：数字时钟电路由时钟模块、分频模块、计数模块和显示模块组成。
时钟模块产生基准时钟信号，分频模块将基准时钟信号分频得到秒、分、时等不同频率的时钟信号，计数模块对时钟信号进行计数，显示模块将计数结果转换为数码管显示。
实验步骤：1. 使用Verilog语言编写时钟模块、分频模块、计数模块和显示模块的硬件描述代码。
2. 在Quartus Prime软件中创建一个新的项目，将Verilog代码添加到项目中，并进行综合和布线。
3. 使用ModelSim仿真工具对设计的数字时钟电路进行仿真验证，检查时钟信号的频率和计数结果的正确性。
4. 将综合和布线后的设计文件下载到FPGA开发板上，进行实际的电路验证和数码管显示效果测试。
实验结果：经过仿真验证和实际测试，设计的数字时钟电路能够准确产生秒、分、时的时钟信号，并将计数结果正确地显示在数码管上。
整个设计过程顺利完成，实现了数字时钟电路的功能。
实验总结：通过本次实验，我们深入了解了Verilog硬件描述语言的基本语法和数字时钟电路的设计原理。
掌握了使用Quartus Prime和ModelSim工具进行数字电路设计和仿真的方法，提高了对数字电路设计和Verilog语言的实际应用能力。
同时，也加深了对数字时钟电路的工作原理和设计流程的理解，为今后的数字电路设计和实验打下了坚实的基础。
数电实验总结五篇
数电实验总结五篇第一篇：数电实验总结数字电子技术是一门理论与实践密切相关的学科，如果光靠理论，我们就会学的头疼，如果借助实验，效果就不一样了，特别是数字电子技术实验，能让我们自己去验证一下书上的理论，自己去设计，这有利于培养我们的实际设计能力和动手能力。
通过数字电子技术实验, 我们不仅仅是做了几个实验,不仅要学会实验技术,更应当掌握实验方法，即用实验检验理论的方法,寻求物理量之间相互关系的方法,寻求最佳方案的方法等等，掌握这些方法比做了几个实验更为重要。
在数字电子技术实验中，我们可以根据所给的实验仪器、实验原理和一些条件要求,设计实验方案、实验步骤,画出实验电路图,然后进行测量,得出结果。
在数字电子技术实验的过程中，我们也遇到了各种各样的问题，针对出现的问题我们会采取相应的措施去解决，比如：1、线路不通——运用逻辑笔去检查导线是否可用；2、芯片损坏——运用芯片检测仪器检测芯片是否正常可用以及它的类型；3、在一些实验中会使用到示波器，这就要求我们能够正确、熟悉地使用示波器，通过学习我们学会了如何调节仪器使波形便于观察，如何在示波器上读出相关参数，如在最后的考试实验《555时基电路及其应用》中，我们能够读出多谐振荡器的Tpl、Tph和单稳态触发器的暂态时间Tw，还有有时是因为接入线的问题，此时可以通过换用原装线来解决。
同时，我们也得到了不少经验教训：1、当实验过程中若遇到问题，不要盲目的把导线全部拆掉，然后又重新连接一遍，这样不但浪费时间，而且也无法达到锻炼我们动手动脑能力的目的此时，我们应该静下心来，冷静地分析问题的所在，有可能存在哪一环节，比如实验原理不正确，或是实验电路需要修正等等，只有这样我们的能力才能有所提高。
2、在实验过程中，要学会分工协作，不能一味的自己动手或是自己一点也不参与其中。
3、在实验过程中，要互相学习，学习优秀同学的方法和长处，同时也要学会虚心向指导老师请教，当然这要建立在自己独立思考过的基础上。
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湘潭大学实验报告课程名称数学逻辑与数字电路实验名称时序电路实验——计数器和移位寄存器_ 页数 6 专业计算机科学与技术班级_ 二班_学号2014551442 姓名肖尧实验日期_ 2016/5/14_一、实验目的1.验证同步十六位计数器的功能。
2.设计一个8位双向移位寄存器，理解移位寄存器的工作原理，掌握串入/并出端口控制的描述方法。
3.进一步熟悉Quartus II的Verilog HDL文本设计流程，掌握组合电路的设计仿真和硬件测试。
4.初步掌握Quartus II基于LPM宏模块的设计流程与方法，并由此引出基于LPM模块的许多其他实用数学系统的自动设计技术。
二、实验要求1.用Quartus II的Verilog HDL进行计数器的设计与仿真2.用LPM宏模块设计计数器。
3.用Quartus II的Verilog HDL进行8位双向移位寄存器设计4.在实验系统上进行硬件测试，验证这两个设计的功能。
5.写出实验报告。
三、实验原理计数器能记忆脉冲的个数，主要用于定时、分频、产生节拍脉冲及进行数字运算等。
加法计数器每输入一个CP脉冲，加法计数器的计数值加1.十六进制计数即从0000一直计数到1111；当计数到1111时，若再来一个CP脉冲，则回到0000，同时产生进位1。
同步十六进制计数器设计采用if-else语句对计数器的输出分别进行赋值，能实现对输入脉冲的计数，并具有使能和异步清零功能。
移位寄存器不仅具有存储代码的功能，而且在移位脉冲作用下，还有左移、右移等功能。
设计一个8位二进制双向移位寄存器，能实现数据保持、右移、左移、并行置入和并行输出等功能。
移位寄存器有三种输入方式：8位并行输入、1位左移串行输入、1位右移串行输入；有一种输出方式：8位并行输出。
双向移位寄存器工作过程如下：（1）当1位数据从左移串行输入端输入时，首先进入内部寄存器最高位，并在并行输出口最高位输出，后由同步时钟的上升沿触发向左移位。
（2）当1位数据从右移串行输入端输入时，首先进入内部寄存器最低位，并在并行输出口最低位输出，后由同步时钟的上升沿触发向右移位。
四、实验内容1.利用Quartus II完成计数器、8位双向移位寄存器的文本编辑输入和仿真测试，给出仿真波形。
2. 用LPM宏模块设计计数器3.给他们进行引脚锁定，然后硬件下载测试。
五、实验环境与设备Quartus II以及进行硬件测试的实验箱。
六、实验代码设计（含符号说明）计数器Verilog HDL设计：module count(en,clk,clr,cout,outy);input en,clk,clr;//en为使能输入，clk为时钟变量，clr为清零标志output [3:0] outy;//输出结果output cout;//进位标志输出reg [3:0] outy;always @ (posedge clk or posedge clr)beginif(clr) outy <= 4'b0000;else if(en)begin if(outy==4'b1111) outy <= 4'b0000;else outy <= outy+1'b1;endendassign cout=((outy==4'b1111)&en) ? 1 : 0;endmodulemodule decl7s(a,led7s);input [3:0] a;//4位2进制输入output [6:0] led7s;//用七位译码管显示四位二进制的值reg [6:0] led7s;//输出需要定义为regalways @(a)case(a)4'b0000:led7s<=7'b0111111;4'b0001:led7s<=7'b0000110;4'b0010:led7s<=7'b1011011;4'b0011:led7s<=7'b1001111;4'b0100:led7s<=7'b1100110;4'b0101:led7s<=7'b1101101;4'b0110:led7s<=7'b1111101;4'b0111:led7s<=7'b0000111;4'b1000:led7s<=7'b1111111;4'b1001:led7s<=7'b1101111;4'b1010:led7s<=7'b1110111;4'b1011:led7s<=7'b1111100;4'b1100:led7s<=7'b0111001;4'b1101:led7s<=7'b1011110;4'b1110:led7s<=7'b1111001;4'b1111:led7s<=7'b1110001;default:led7s<=7'b0000000;endcaseendmodule我的引脚锁定情况为：如下图计数器基于LPM模块设计：module decl7s(a,led7s);input [3:0] a;//4位2进制输入output [6:0] led7s;//用七位译码管显示四位二进制的值reg [6:0] led7s;//输出需要定义为regalways @(a)case(a)4'b0000:led7s<=7'b0111111;4'b0001:led7s<=7'b0000110;4'b0010:led7s<=7'b1011011;4'b0011:led7s<=7'b1001111;4'b0100:led7s<=7'b1100110;4'b0101:led7s<=7'b1101101;4'b0110:led7s<=7'b1111101;4'b0111:led7s<=7'b0000111;4'b1000:led7s<=7'b1111111;4'b1001:led7s<=7'b1101111;4'b1010:led7s<=7'b1110111;4'b1011:led7s<=7'b1111100;4'b1100:led7s<=7'b0111001;4'b1101:led7s<=7'b1011110;4'b1110:led7s<=7'b1111001;4'b1111:led7s<=7'b1110001;default:led7s<=7'b0000000;endcaseendmodule我的引脚锁定情况为：如下图移位寄存器代码设计如下：module shift2_register8(clr,clk,srsi,slsi,din,dout,s);input clr,clk,srsi,slsi;//clr为清零标志，clk为时钟变量，srsi为右移输入，slsi为左移输入input [7:0]din;//待移位的8位二进制输入input [1:0]s;//选择控制变量output [7:0]dout;//输出变化情况reg [7:0]dout;//输出要先定义regalways @ (negedge clr or posedge clk)beginif(!clr) dout <= 8'b00000000;else if(s == 2'b01)begindout[0] <= dout[1];dout[1] <= dout[2];dout[2] <= dout[3];dout[3] <= dout[4];dout[4] <= dout[5];dout[5] <= dout[6];dout[6] <= dout[7];dout[7] <= slsi;endelse if(s == 2'b10)begindout[7] <= dout[6];dout[6] <= dout[5];dout[5] <= dout[4];dout[4] <= dout[3];dout[3] <= dout[2];dout[2] <= dout[1];dout[1] <= dout[0];dout[0] <= srsi;endelse if(s == 2'b11)dout[7:0] = din[7:0];endendmodule我的引脚锁定为：七、实验检验与测试计数器Verilog HDL设计无错误，存在五个警告，可运行进行数据测试：计数器基于LPM模块设计无错误，存在四个警告，可运行进行数据测试：移位寄存器代码设计无错误，存在四个警告，可运行进行数据测试：八、测试数据计数器Verilog HDL设计数据测试（仿真）情况如下：由于此实验结果是在7位译码管显示，仿真结果有所偏差，可在试验箱上进行下载进行更为直观的数据测试，试验箱测试成功。
计数器基于LPM模块设计数据测试（仿真）情况如下：由于此实验结果是在7位译码管显示，仿真结果有所偏差，可在试验箱上进行下载进行更为直观的数据测试，试验箱测试成功。
移位寄存器数据测试（仿真）情况如下：可知数据测试成功，该实验成功，可在试验箱上进行下载进行更为直观的数据测试，试验箱测试成功。
九、实验过程中出现的问题及处理情况（包括实验现象、原因分析、排故障的方法等）1.在进行计数器实验的时候不明白其做法，似乎前面一般就已经完成了本次实验目的，解决方法：在助教的帮助下明白，本次试验是用两种方法完成同一个功能，需要自行领悟两种方法之间的区别。
2.试验箱内部有问题，现象和仿真不相符，解决方法：换引脚绑定，在另外的译码管上进行显示。
3.第二种模块化实现的方式不太明白，按照书本操作完成该次实验，但是不太明白其真实含义，待解决。