数电实验报告

数字电路与逻辑设计综合实验实验报告课题名称：数字钟班级：08211102班学号：070062班内序号：33姓名：何慧芳一．设计课题的任务要求1.实验目的1．熟练掌握VHDL 语言和QuartusII 软件的使用；2．理解状态机的工作原理和设计方法；3．掌握利用EDA 工具进行自顶向下的电子系统设计方法；2.实验任务A．基本任务：设计制作一个能显示时、分、秒的时钟1. 可手动校对时间，能分别进行时和分的校正；2. 12 小时（有上、下午显示）、24 小时计时制可选；B．提高要求：1. 整点报时功能；2. 闹铃功能，当计时到预定时间时，蜂鸣器发出闹铃信号，闹铃时间为5 秒，可提前终止闹铃；3. 自拟其它功能。

3.实验器材1．计算机；2．示波器；3．直流稳压电源；4．万用表；5．EDA 开发板及相应元器件。

二．系统设计（设计思路、总体框图、分块设计）1.设计思路数字钟是一个将“时”、“分”、“秒”显示于人的视觉器官的计时装置。

它的计时周期为24小时，显示满刻度为23 时59 分59 秒；或者计时周期为12 小时并配有上下午指示，显示满刻度为12 时59 分59 秒；另外还应有校时功能和报时功能。

电路由晶体振荡器、时钟计数器、译码驱动电路和数字显示电路以及时间调整电路组成。

其中，时钟计数器、译码驱动电路及时间调整电路由CPLD 设计完成，晶体振荡器负责给CPLD 提供所需的高频时钟脉冲信号。

1、晶体振荡器晶体振荡器的作用是产生时间标准信号。

数字钟的精度，主要取决于时间标准信号的频率及其稳定度。

因此，一般采用石英晶体振荡器经过分频得到这一信号。

也可采用由门电路或555 定时器构成的多谐振荡器作为时间标准信号源。

2、计数器有了时间标准“秒”信号后，就可以根据60 秒为1 分、60 分为1 小时、24 小时为1 天的计数周期，分别组成两个六十进制（秒、分）、一个二十四进制（时）的计数器。

将这些计数器适当地连接，就可以构成秒、分、时的计数，实现计时的功能。

3、译码和数码显示电路译码和数码显示电路是将数字钟和计时状态直观清晰地反映出来，被人们的视觉器官所接受。

显示器件选用LED 七段数码管。

在译码显示电路输出的驱动下，显示出清晰、直观的数字符号。

4、校时电路实际的数字钟表电路由于秒信号的精确性不可能做到完全（绝对）准确无误，加之电路中其它原因，数字钟总会产生走时误差的现象。

因此，电路中就应该有校准时间功能的电路。

2.模块划分采用自顶向下的设计方法，通过对数字钟实现功能的分析，决定将各个功能由一个个模块实现，核心模块就是秒计时器、分计时器和小时计时器。

其他的功能主要围绕在计时器的周边添加，这样系统设计简单明了，并且功能容易扩展。

将模块分为：分频模块：div50m，div500计时模块：second，minute，hour整点报时和闹铃模块：speaker，alarm，beep译码和数码显示：seltime，display3.总体框图(1).设计的时钟的系统结构图（对外接口图）(2).各模块连接图（逻辑划分方框图）：（3）设计的时钟的逻辑流程图（4）逻辑图对应的MDS图方框图三．仿真波形及波形分析1，秒计时器仿真波形：冲，同时秒从0开始继续计时；波形分析：设置set设置时间有效时，使set-sec有效，则秒按照计时规律变化，在59秒的时候，不产生进位enmin。

2，分计时器仿真波形：波形分析：可以看到在进位enmin为1的时候，分钟按照规律变为加1。

当分钟变化到59的时候产生进位enhour。

Enmin为0的时候，即秒还没有进位的时候，分钟保持不表。

3，小时计时器仿真波形：波形分析：可以看到enhour为1的时候小时按照规律变化，到23时小时从0开始计数。

Enhour 为0的时候小时不变化。

4，小时，分，秒总体仿真波形波形分析：从图中可以看出置0信号置0，调时，调分信号为高电平分，时分别进1的情况。

5整点报时仿真波形：6，12/24小时进制波形分析：从图中可以看到每个24小时制对应的12小时制的数值和上下午显示。

从仿真来看没有出现错误。

7，闹铃模块仿真波形：波形分析：alarm_on为1的时候，当输入的时间和设置时间相等，则beep输出1，完成了闹铃的功能。

8，分时扫描模块仿真波形：波形分析：可以看出在时钟周期下六个数码管分时输出有效，在大于300hz的频率下人眼会看到六个数码管持续稳定的点亮。

9，数码管显示仿真波形：10，轰鸣器仿真波形：波形分析：可以看到a 和b 任一个为1，则输出bp 为1四．源程序1.分频模块use ieee.std_logic_unsigned.all;entity div50m isport(clk_in : in std_logic; --时钟输入clk_out : out std_logic); --时钟输出end;architecture a of div50m issignal cnt : integer range 0 to 24999999;signal clk_tmp : std_logic;beginprocess(clk_in)beginif (clk_in'event and clk_in='1') thenif cnt=24999999 thencnt<=0;clk_tmp<= not clk_tmp;elsecnt<=cnt+1;end if;end if;end process;clk_out<=clk_tmp;end;--div500将50mhz的时钟分频到500hz，供分时扫描模块使用library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity div500 isport(clk_in : in std_logic;clk_out : out std_logic);end;architecture b of div500 issignal cnt : integer range 0 to 49999;signal clk_tmp : std_logic;beginprocess(clk_in)beginif (clk_in'event and clk_in='1') thenif cnt=49999 thencnt<=0;clk_tmp<= not clk_tmp;elsecnt<=cnt+1;end if;end if;end process;clk_out<=clk_tmp;end;2.秒计时器enmin<='1';tmp1<="0000";tmp2<="0000";elsif(tmp2="1001") then –秒的个位到9则十位加1，个位变0enmin<='0';tmp2<="0000";tmp1<=tmp1+1;elseenmin<='0';tmp2<=tmp2+1;end if;elsif(set='1') then –设置时间有效则进入设时，改变秒的数值if(set_sec='1') thenif(tmp1&tmp2="01011001") thentmp1<="0000";tmp2<="0000";elsif(tmp2="1001") thentmp2<="0000";tmp1<=tmp1+1;elsetmp2<=tmp2+1;end if;end if;end if;end if;end process;daout_h<=tmp1;daout_l<=tmp2;end sec;3.分计时器enhour<='1';tmp1<="0000";tmp2<="0000";elsif(tmp2="1001") then --分的个位到9的时变为0，十位加1enhour<='0';tmp2<="0000";tmp1<=tmp1+1;elseenhour<='0';tmp2<=tmp2+1;end if;end if;elsif(set='1') then –set有效时则分钟随规律变化if(set_min='1') thenif(tmp1&tmp2="01011001") thentmp1<="0000";tmp2<="0000";elsif(tmp2="1001") thentmp2<="0000";tmp1<=tmp1+1;elsetmp2<=tmp2+1;use ieee.std_logic_unsigned.all;entity hour isport(clk,reset,set,set_hour,enhour:in std_logic;时钟，复位，设置时，设置分，小时进位daout_h:out std_logic_vector(3 downto 0);小时高位daout_l:out std_logic_vector(3 downto 0));小时低位end hour;architecture hou of hour issignal tmp1,tmp2:std_logic_vector(3 downto 0);小时高低位中间信号beginprocess(clk,reset,set,set_hour,enhour)beginif(clk'event and clk='1') thenif(reset='1') then --reset有效则清零tmp1<="0000";tmp2<="0000";elsif(set='0') thenif(enhour='1') then --enhour为1时才变化if(tmp1&tmp2="00100011") then --小时到23时变成0tmp1<="0000";tmp2<="0000";elsif(tmp2="1001") then —小时个位到9时，个位变0，十位加1tmp2<="0000";tmp1<=tmp1+1;elsetmp2<=tmp2+1;end if;end if;elsif(set='1') then --set有效则按规律改变小时if(set_hour='1') thenif(tmp1&tmp2="00100011") thentmp1<="0000";tmp2<="0000";elsif(tmp2="1001") thentmp2<="0000";tmp1<=tmp1+1;elsetmp2<=tmp2+1;end if;end if;end if;end if;end process;daout_h<=tmp1; daout_l<=tmp2; end hou;5.整点报时模块end mode;architecture mo of mode issignal tmp1,tmp2:std_logic_vector(3 downto 0);beginprocess(cmode)beginif(cmode='0') then --cmode为0，为24小时制，此时am、pm都是0 tmp1<=hour_h;tmp2<=hour_l;am<='0';pm<='0';else --cmode为1，为12小时制，下面是将24小时换成12小时if(hour_h&hour_l>"00100001") then --小时大于21时的转换tmp1<=hour_h-"0001";tmp2<=hour_l-"0010";am<='0';pm<='1';elsif(hour_h&hour_l>"00011001") then --小时大于19时的转换tmp1<=hour_h-"0010";tmp2<=hour_l+"1000";am<='0';pm<='1';elsif(hour_h&hour_l>"00010010") then--小时大于12时的转换tmp1<=hour_h-"0001";tmp2<=hour_l-"0010";am<='0';pm<='1';else --小于等于12小时的为上午，时间不用转换tmp1<=hour_h;tmp2<=hour_l;am<='1';pm<='0';end if;end if;end process;daout_h<=tmp1;daout_l<=tmp2;end mo;仿真波形：entity alarm isport(clk,reset,set_a,alarm_on,set_min,set_hour:in std_logic;时钟，复位，设置闹钟，闹铃开关，设分，设时s_h,s_l,m_h,m_l,h_h,h_l:in std_logic_vector(3 downto 0)；秒，小时，分，高低位beep2:out std_logic; 报时信号douts_h,douts_l,doutm_h,doutm_l,douth_h,douth_l:out std_logic_vector(3 downto 0));秒，分，时的高低位end alarm;architecture al of alarm issignal ds_h,ds_l,dm_h,dm_l,dh_h,dh_l,tmpm1,tmpm2,tmph1,tmph2:std_logic_vector(3 downto 0);时，分，秒的高低位；中间信号时分高低位beginp1:process(clk,set_a) –进程1，主要实现模块时间的输出beginif(clk'event and clk='1') thenif(set_a='0') then --set_a为0时输出的为输入的时间信号ds_h<=s_h;ds_l<=s_l;dm_h<=m_h;dm_l<=m_l;dh_h<=h_h;dh_l<=h_l;elsif(set_a='1') then --set_a为1时输出的为寄存器中的闹铃时间ds_h<="0000";ds_l<="0000";dm_h<=tmpm1;dm_l<=tmpm2;dh_h<=tmph1;dh_l<=tmph2;end if;end if;end process p1;p2:process(clk,alarm_on) --进程2主要实现的是闹铃的声音输出beginif(clk'event and clk='1') thenif(set_a='0') thenif(alarm_on='1') then --如果闹铃的开关alarm_on为1时if(dh_h&dh_l&dm_h&dm_l=tmph1&tmph2&tmpm1&tmpm2) then --输入时间与设定闹铃时间相等，则闹铃beep2为1beep2<='1';else --否则闹铃beep2为0beep2<='0';end if;elsebeep2<='0';--闹铃开关alarm_on为0，则beep2为0end if;end if;end if;end process p2;p3:process(clk,reset,set_a) --进程3，主要实现闹铃时间的设置beginif(clk'event and clk='1')thenif(reset='1') then --reset有效则清零tmpm1<="0000";tmpm2<="0000";tmph1<="0000";tmph2<="0000";elsif(set_a='1') then --输出显示为闹铃时间时才可设置闹铃时间if(set_min='1') then --设置闹铃的分钟if(tmpm1&tmpm2="01011001") then--59tmpm1<="0000";tmpm2<="0000";elsif(tmpm2="1001") thentmpm2<="0000";tmpm1<=tmpm1+1;elsetmpm2<=tmpm2+1;end if;end if;if(set_hour='1') then --设置闹铃的小时if(tmph1&tmph2="00100011") then --23tmph1<="0000";tmph2<="0000";elsif(tmph2="1001") thentmph2<="0000";tmph1<=tmph1+1;elsetmph2<=tmph2+1;end if;end if;end if;end if;end process p3;douts_h<=ds_h;douts_l<=ds_l;doutm_h<=dm_h;doutm_l<=dm_l;douth_h<=dh_h;douth_l<=dh_l;end al;8.分时扫描模块cat:out std_logic_vector(5 downto 0)); --选通end seltime;architecture sel of seltime issignal tmp:std_logic_vector(2 downto 0);beginprocess(clk)beginif(clk'event and clk='1') then --设置一个模为6的计数器if(tmp="101") then--计数器加到5则从0开始计数tmp<="000";elsetmp<=tmp+1;end if;case tmp is --分时选择when "000" => cat<="111110";daout<=sec_l;when "001" => cat<="111101";daout<=sec_h;when "010" => cat<="111011";daout<=min_l;when "011" => cat<="110111";daout<=min_h;when "100" => cat<="101111";daout<=hou_l;when "101" => cat<="011111";daout<=hou_h;when others =>daout<="1111";end case;end if;end process;end sel;when "0011" => led<="1111001"; --3when "0100" => led<="0110011"; --4when "0101" => led<="1011011"; --5when "0110" => led<="1011111"; --6when "0111" => led<="1110000"; --7when "1000" => led<="1111111"; --8when "1001" => led<="1111011"; --9when others => led<="0000000";end case;end process;end disp;10.蜂鸣器模块library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity clock isport(clk,reset,set,set_sec,set_min,set_hour,cmode,set_a,alarm_on:in std_logic;bp,am,pm:out std_logic;cat:out std_logic_vector(5 downto 0);led:out std_logic_vector(6 downto 0));end clock;architecture clo of clock issignal clk1,clk2,senmin,senhour,bp1,bp2:std_logic;signal ssech,ssecl,sminh,sminl,shouh,shoul:std_logic_vector(3 downto 0);signal mhourh,mhourl,sh,sl,mh,ml,hh,hl:std_logic_vector(3 downto 0);signal dout:std_logic_vector(3 downto 0);component div50m is --分频器模块port(clk_in : in std_logic;clk_out : out std_logic);end component;component div500 is –分频器模块port(clk_in : in std_logic;clk_out : out std_logic);end component;component second is --秒计时器port(clk,reset,set,set_sec:in std_logic;enmin:out std_logic;daout_h:out std_logic_vector(3 downto 0);daout_l:out std_logic_vector(3 downto 0));end component;component minute is --分计时器port(clk,reset,set,set_min,enmin:in std_logic;enhour:out std_logic;daout_h:out std_logic_vector(3 downto 0);daout_l:out std_logic_vector(3 downto 0));end component;component hour is --小时计时器port(clk,reset,set,set_hour,enhour:in std_logic;daout_h:out std_logic_vector(3 downto 0);daout_l:out std_logic_vector(3 downto 0));end component;component speaker is --整点报时port(reset:in std_logic;a,b,c,d:in std_logic_vector(3 downto 0);beep1:out std_logic);end component;component mode is --12/24小时显示port(cmode:in std_logic;hour_h,hour_l:in std_logic_vector(3 downto 0);daout_h,daout_l:out std_logic_vector(3 downto 0);am,pm:out std_logic);end component;component alarm is --闹铃模块port(clk,reset,set_a,alarm_on,set_min,set_hour:in std_logic;s_h,s_l,m_h,m_l,h_h,h_l:in std_logic_vector(3 downto 0);beep2:out std_logic;douts_h,douts_l,doutm_h,doutm_l,douth_h,douth_l:out std_logic_vector(3 downto 0));end component;component seltime is --分时扫描port(clk:in std_logic;sec_h,sec_l,min_h,min_l,hou_h,hou_l:in std_logic_vector(3 downto 0);daout:out std_logic_vector(3 downto 0);cat:out std_logic_vector(5 downto 0));end component;component display is-- 数码管显示port(num:in std_logic_vector(3 downto 0);led:out std_logic_vector(6 downto 0));end component;component beep is --蜂鸣器模块port(a,b:in std_logic;bp:out std_logic);end component;begin --元件连接u1: div50m port map(clk_in=>clk,clk_out=>clk1);u2: div500 port map(clk_in=>clk,clk_out=>clk2);u3: second port map(clk=>clk1,reset=>reset,set=>set,set_sec=>set_sec,enmin=>senmin,daout_h=>ssech,daout_l=>ssecl);u4: minute port map(clk=>clk1,reset=>reset,set=>set,set_min=>set_min,enmin=>senmin,enhour=>senhour,daout_h=>sminh,daout_l=>sminl);u5: hour port map(clk=>clk1,reset=>reset,set=>set,set_hour=>set_hour,enhour=>senhour,daout_h=>mhourh,daout_l=>mhourl);u6: speaker port map(reset=>reset,a=>sminh,b=>sminl,c=>ssech,d=>ssecl,beep1=>bp1);u7: mode port map(cmode=>cmode,hour_h=>mhourh,hour_l=>mhourl,daout_h=>shouh,daout_l=>shoul,am=>am,pm=>pm);u8: alarm port map(clk=>clk1,reset=>reset,set_a=>set_a,alarm_on=>alarm_on,set_min=>set_min,set_hour=>set_hour,s_h=>ssech,s_l=>ssecl,m_h=>sminh,m_l=>sminl,h_h=>shouh,h_l=>shoul,beep2=>bp2,douts_h=>sh,douts_l=>sl,doutm_h=>mh,doutm_l=>ml,douth_h=>hh,douth_l=>hl);u9: seltime port map(clk=>clk2,sec_h=>sh,sec_l=>sl,min_h=>mh,min_l=>ml,hou_h=>hh,hou_l=>hl,daout=>dout,cat=>cat);u10: display port map(num=>dout,led=>led);u11: beep port map(a=>bp1,b=>bp2,bp=>bp);end clo;RTL图：由quartusII自动生成的RTL图可以看出，顶层文件的连接图与系统设计时的模块连接图相同。