数字电路第4章(5加法器)_2
数字电子技术基础 第4章
在将两个多位二进制数相加时，除了最低位以外，每一 位都应该考虑来自低位的进位，即将两个对应位的加数 和来自低位的进位3个数相加。这种运算称为全加，所用 的电路称为全加器。
图4.3.26
全加器的卡诺图
图4.3.27 双全加器74LS183 （a）1/2逻辑图 （b）图形符号
二、多位加法器
1、串行进位加法器（速度慢）
数字电子技术基础 第四章 组合逻辑电路
Pan Hongbing VLSI Design Institute of Nanjing University
4.1 概述
数字电路分两类：一类为组合逻辑电路，另一类 为时序逻辑电路。 一、组合逻辑电路的特点
任何时刻的输出仅仅取决于该时刻的输入，与电路原 来的状态无关。 电路中不能包含存储单元。
例4.2.1 P162
图4.2.1
例3.2.1的电路
4.2.2 组合逻辑电路的设计方法
最简单逻辑电路：器件数最少，器件种类最少， 器件之间的连线最少。 步骤：
1、进行逻辑抽象 2、写出逻辑函数式 3、选定器件的类型 4、将逻辑函数化简或变换成适当的形式 5、根据化简或变换后的逻辑函数式，画出逻辑电路 的连接图 6、工艺设计
通常仅在大规模集成电 路内部采用这种结构。 图4.3.7 用二极管与门阵列组成的3线－8线译码器
最小项译码器。
图4.3.8
用与非门组成的3线－8线译码器74LS138
例4.3.2 P177
图4.3.10
用两片74LS138接成的4线－16线译码器
二、二-十进制译码器
拒绝伪码功能。
图4.3.11
4.2.2 组合逻辑电路的设计方法
数字电路第4章(6竞争与冒险现象)_2综述
A
A A'
A A' L
L
★ 分析：2—4译
码器中的竞争冒险现象
★ 当AB从10->01
时，动态过程 中出现00和11 状态，在Y3和 Y0输出端可能 产生冒险。
*2、检查竞争与冒险现象的方法（1）
一、代数法： (1) 检查是否存在某个变量A，它同时以原变量和 反变量的形式出现在函数表达式中。
★编码器、译码器、数据选择器、数据分配 器、数值比较器和加法器是常用的MSI组合逻 辑部件，学习时重点掌握其逻辑功能及应用。
★数据选择器的作用是根据地址码的要求，从 多路输入信号中选择其中一路输出。 ★数据分配器的作用是根据地址码的要求，将 一路数据分配到指定输出通道上去。
★编码器的作用是将具有特定含义的信息编成 相应二进制代码输出;常用的有二进制编码
关的电路。它在逻辑功能上的特点是：没有存储
和记忆作用；在电路结构上的特点是：由各种门 电路组成，不含记忆单元，只存在从输入到输出
的通路，没有反馈回路。
组合逻辑电路的基本分析方法是：根据给定电 路逐级写出输出函数式，并进行必要的化简和 变换，然后列出真值表，确定电路的逻辑功能。 组合逻辑电路的基本设计方法是：根据给定设 计任务进行逻辑抽象，列出真值表，然后写出输 出函数式并进行适当化简和变换，求出最简表达 式，从而画出最简(或称最佳)逻辑电路。
再加选通脉冲选取输出结果, 即可消除现象。
该方法简单易行，但对选通信号的作用时间和 脉冲宽度有严格的要求。
3、消除竞争与冒险现象的方法
（3） 修改逻辑设计 采用增加冗余项的方法。 在表达式中“加”上多余的“与项”或者“乘” 上多余的“或项”，使原函数不可能在某种条件 下再出现A+A‘和AA’的形式。
数字电子技术基础教材第四章答案
习题44－1 分析图P4－1所示得各组合电路,写出输出函数表达式,列出真值表,说明电路得逻辑功能。
解:图(a):;;真值表如下表所示:其功能为一位比较器。
A>B时,;A=B时,;A<B时,图(b):真值表如下表所示:功能:一位半加器,为本位与,为进位。
图(c):真值表如下表所示:功能:一位全加器,为本位与,为本位向高位得进位。
图(d):;;功能:为一位比较器,A<B时,＝1;A=B时,＝1;A>B时,＝14－2 分析图P4－2所示得组合电路,写出输出函数表达式,列出真值表,指出该电路完成得逻辑功能。
解:该电路得输出逻辑函数表达式为:因此该电路就是一个四选一数据选择器,其真值表如下表所示:,当M＝1时,完成4为二进制码至格雷码得转换;当M＝0时,完成4为格雷码至二进制得转换。
试分别写出,,,得逻辑函数得表达式,并列出真值表,说明该电路得工作原理。
解:该电路得输入为,输出为。
真值表如下:由此可得:完成二进制至格雷码得转换。
完成格雷码至二进制得转换。
4－4 图P4－4就是一个多功能逻辑运算电路,图中,,,为控制输入端。
试列表说明电路在,,,得各种取值组合下F与A,B得逻辑关系。
解:,功能如下表所示,两个变量有四个最小项,最多可构造种不同得组合,因此该电路就是一个能产生十六种函数得多功能逻辑运算器电路。
4－5 已知某组合电路得输出波形如图P4－5所示,试用最少得或非门实现之。
解:电路图如下:4－6 用逻辑门设计一个受光,声与触摸控制得电灯开关逻辑电路,分别用A,B,C表示光,声与触摸信号,用F表示电灯。
灯亮得条件就是:无论有无光,声信号,只要有人触摸开关,灯就亮;当无人触摸开关时,只有当无关,有声音时灯才亮。
试列出真值表,写出输出函数表达式,并画出最简逻辑电路图。
解:根据题意,列出真值表如下:由真值表可以作出卡诺图,如下图:C AB 00 10 11 100 1由卡诺图得到它得逻辑表达式为: 由此得到逻辑电路为:4－7 用逻辑门设计一个多输出逻辑电路,输入为8421BCD 码,输出为3个检测信号。
数电阎石第五版习题答案_第二章、第四章
数电阎石第五版习题答案_第二章、第四章在学习数字电子技术这门课程时，阎石教授编写的第五版教材是许多同学的重要参考资料。
而其中的习题对于我们巩固知识、提升能力更是起到了关键作用。
接下来，让我们一起深入探讨第二章和第四章的习题答案。
第二章主要涉及逻辑代数基础。
逻辑代数是数字电路分析和设计的重要工具。
在这一章的习题中，我们首先要熟练掌握基本的逻辑运算，包括与、或、非、与非、或非、异或和同或等。
对于这些运算，我们需要清楚它们的真值表、逻辑表达式以及逻辑符号。
例如，有这样一道习题：已知逻辑函数 F ＝ A ＋ BC，求其反函数。
我们知道，求反函数的方法是将原函数中的与运算变为或运算，或运算变为与运算，0 变为 1，1 变为 0，同时原变量变为反变量，反变量变为原变量。
那么，F 的反函数 F' ＝（A' ·（B' ＋ C'））。
在处理逻辑函数的化简问题时，我们可以运用公式法、卡诺图法等多种方法。
公式法需要我们牢记各种逻辑代数的公式和定理，如摩根定律、吸收律等。
而卡诺图法则更加直观，通过将逻辑函数填入卡诺图，然后根据相邻最小项合并的原则进行化简。
再比如，给定一个复杂的逻辑函数 F ＝ AB ＋ A'C ＋ BC'，我们用卡诺图来化简。
先画出四变量的卡诺图，将函数中的各项对应填入，然后可以发现相邻的最小项可以合并，最终化简得到 F ＝ A ＋ C 。
在第二章的习题中，还会涉及到逻辑函数的表示方法及其相互转换。
逻辑函数可以用真值表、逻辑表达式、逻辑图、卡诺图等多种形式表示。
我们需要能够熟练地在这些表示方法之间进行转换。
例如，给出一个逻辑表达式 F ＝（A ＋ B)（C ＋ D) ，要画出其对应的逻辑图。
我们先将表达式展开得到 F ＝ AC ＋ AD ＋ BC ＋ BD ，然后根据每个与或项画出对应的逻辑门，最后连接起来就得到了逻辑图。
第四章则侧重于组合逻辑电路。
数字电路 加法器
简讲
思考题: 思考题: 利用MSI4位加法器设计实现8 二进制加/减法器. MSI4位加法器设计实现 利用MSI4位加法器设计实现8位二进制加/减法器.
BM
一位加/ 一位加/减法器
08计本(2) 08计本(2
讲解:第二小组
超前计算器
思考题: 思考题: 利用MSI4位加法器设计实现8 二进制加/减法器. MSI4位加法器设计实现 利用MSI4位加法器设计实现8位二进制加/减法器.
M
广东技术师范学院
数字电子技术基础——加法器 数字电子技术基础——加法器
08计本(2) 08计本(2
Bi
0 0 1 1 0 0 1 1
Ci-1
0 1 0 1 0 1 0 1
Si
0 1 1 0 1 0 0 1
Ci
0 0 0 1 0 1 1 1
本位: Si = A i ⊕ Bi ⊕ Ci 1
进位:Ci = A i Bi + (A i ⊕ Bi )Ci 1
08计本(2) 08计本(2 讲解:第二小组
广东技术师范学院
压缩图
当M=0时,表示的是减法器 M=0时
广东技术师范学院
数字电子技术基础——加法器 数字电子技术基础——加法器
08计本(2) 08计本(2
讲解:第二小组
实现8位二进制加/减法器 实现8 二进制加/ ——波形图(加法)
广东技术师范学院
数字电子技术基础——加法器 数字电子技术基础——加法器
计本(2 计本(2)
S4 S3 S2 S1
=1
C4 A4A3A2A1 a4 a3 a2 a1
数字电路的基础知识 几种常用的组合逻辑组件
（2-1）
加法运算的基本规则： （1）逢二进一。 （2）最低位是两个数最低位的叠加，不需考虑进位。 （3）其余各位都是三个数相加，包括加数、被加数和低位来的进位。 （4）任何位相加都产生两个结果：本位和、向高位的进位。
（2-2）
（1）半加器：
半加运算不考虑从低位来的进位
A---加数；B---被加数；S---本位和； C---进位。
设ABC每个输出代表一种组合。 b.由状态表写出逻辑式 c.由逻辑式画出逻辑图
（2-23）
2-4线译码器74LS139的内部线路
A1
A0 输入
S
控制端
&
Y3
&
Y2
输出
&
Y1
&
Y0
（2-24）
74LS139的功能表
S
A1 A0
Y0
Y1
Y2
Y3
1XX 1 1 1 1
0000111
0011011
0101101
（2-36）
0111110
“—”表示低电平有效。
（2-25）
74LS139管脚图
Ucc 2S 2A0 2A1 2Y0 2Y1 2Y2 2Y3
2S 2A0 2A1 2Y0 2Y1 2Y2 2Y3
1S
1A0 1A1 1Y0 1Y1 1Y2 1Y3
1S 1A0 1A1 1Y0 1Y1 1Y2 1Y3 GND
一片139种含两个2-4译码器
（2-26）
例：利用线译码器分时将采样数据送入计算机。
总 线
三态门
EA 三态门
EB 三态门
EC 三态门
ED
A
B
C
《数字电子技术基础》复习指导（第四章）
《数字电⼦技术基础》复习指导（第四章）第四章组合逻辑电路⼀、本章知识点(⼀)概念1.组合电路：电路在任⼀时刻输出仅取决于该时刻的输⼊，⽽与电路原来的状态⽆关。
电路结构特点：只有门电路，不含存储（记忆）单元。
2.编码器的逻辑功能：把输⼊的每⼀个⾼、低电平信号编成⼀个对应的⼆进制代码。
优先编码器：⼏个输⼊信号同时出现时，只对其中优先权最⾼的⼀个进⾏编码。
3.译码器的逻辑功能：输⼊⼆进制代码，输出⾼、低电平信号。
显⽰译码器：半导体数码管(LED数码管)、液晶显⽰器(LCD)4.数据选择器：从⼀组输⼊数据中选出某⼀个输出的电路，也称为多路开关。
5.加法器半加器：不考虑来⾃低位的进位的两个1位⼆进制数相加的电路。
全加器：带低位进位的两个 1 位⼆进制数相加的电路。
超前进位加法器与串⾏进位加法器相⽐虽然电路⽐较复杂，但其速度快。
6.数值⽐较器：⽐较两个数字⼤⼩的各种逻辑电路。
7.组合逻辑电路中的竞争⼀冒险现象竞争：门电路两个输⼊信号同时向相反跳变(⼀个从1变0，另⼀个从0变1)的现象。
竞争-冒险：由于竞争⽽在电路输出端可能产⽣尖峰脉冲的现象。
消除竞争⼀冒险现象的⽅法：接⼊滤波电容、引⼊选通脉冲、修改逻辑设计(⼆)组合逻辑电路的分析⽅法分析步骤：1.由图写出逻辑函数式，并作适当化简；注意：写逻辑函数式时从输⼊到输出逐级写出。
2.由函数式列出真值表；3.根据真值表说明电路功能。
(三)组合逻辑电路的设计⽅法设计步骤：1.逻辑抽象：设计要求----⽂字描述的具有⼀定因果关系的事件。
逻辑要求---真值表(1) 设定变量--根据因果关系确定输⼊、输出变量；(2)状态赋值：定义逻辑状态的含意输⼊、输出变量的两种不同状态分别⽤0、1代表。
(3)列出真值表2.由真值表写出逻辑函数式真值表→函数式，有时可省略。
3.选定器件的类型可选⽤⼩规模门电路，中规模常⽤组合逻辑器件或可编程逻辑器件。
4.函数化简或变换式(1)⽤门电路进⾏设计：从真值表----卡诺图/公式法化简。
数字电子技术基础(第4版)课后习题答案详解
0 (INH=1) (C) Y=
AB + CD (INH = 0)
2．18 (a) Ya = ABCDE
(b) Yb = A + B + C + D + E
(c) Yc = ABC + DEF
(d ) Yd = A + B + C • D + E + F
2．19 不能。会使低电平变高，高电平变低。 2.20 解：
(5)Y =1
2
Y = ABC + ABC + ABC
(2)Y = CD + ACD (4)Y = BC + B D
(2)Y = B + AD + AC (4)Y = A + B D (6)Y = CD + B D + AC
数字电路 习题答案 （第二章）
第二章
2.1 解:
(4)Y = ABCD+ ABCD+ ABCD+ ABC D+ ABCD + ABCD + ABCD + ABCD (5)Y = LM N + LMN + LMN + LMN + L M N + LMN
1.12 将下列各函数式化为最大项之积的形式 (1)Y = ( A + B + C )( A + B + C)( A + B + C )
静态功耗：PS = I DD ⋅VDD = 0.02mW
动态功耗：PD = PC + PT
PT = 0 (不计上升下降时间)
(4)Y = A + B + C
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D
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15
例4:用四位全加器实现两个8421BCD码加法运算
解:
① 8421BCD码是4位二进制代码组成，两个8421BCD码相 加所表示的1位十进制相加之和只可能在0-19(=9+9+1) 之间。
1、实现两个一位8421BCD加法电路 于9 时对结果加0110，小于等于 9 时加0000。 2、产生修正控制信号 F 3、完成加 6 修正 8421输入 四 位 全 加 器 加0修正 修正控 加6修正 制信号 结果错误 结果正确 四 位 全 加 器
8421输出
8421输入
十进制数 二进制数相加的“和数 ” 进位Co S3 S2 S1 S0
② 两位8421码和的本位最高输出只能是1001，超过 1001必须向高位进位。因此，不能直接用4位全加器实 现两个8421码相加。
③ 需要分析“8421码相加” 和 “二进制相加”的特 点。
十进制数 二进制数相加的“和数 ” 进位Co S3 S2 S1 S0
0 0 0 0 0 0 0 0 0 0 0 ☆当“和数”位于(0-9)时，与两个4位二进制相加结果相 0 0 0 1 0 0 0 1 0 1 0 0 0 0 1 0 同 4 0 1 0 00 0 1 0 0 2 0 + 3 0 0 1 1 0 3 + 0 0 1 10 0 1 1 0111是8421BCD 码的7,结果正确。 0 1 0 0 0 0 1 1 10 1 0 0 7 0 4 0 1 0 1 0 0 1 0 1 0 5 0 1 ☆当6 相加之和(10-15)相加结果错误，需加6修正。 1 0 0 0 1 1 0 0 1 1 1 0 1 1 1 0 1 1 0 0 1 产生进位， 6 7 0 1 01 0 1101在8421BCD 0 0 0 0 0 1 1 1 0 本位和正确。 8 + 0 1 01 1 1 0 0 0 + 7 + 0 0 1 0 00 1 1码中是非法码。 0 、 0 1 1 1 0 1 1 3 9 1 1 1 0 10 1 0 1 0 0 1 0 0 0 0 11 0 1 0 1 1 1 ☆相加之和（16-19）产生进位，且结果错误，需加6修正 0 0 0 1 12 0 1 0 0 1 0 1 1 0 0 1 1 本位和不是7 1 0 00 0 0 1 1 813 1 0 00 0 1 1 0 1 结果正确 + 1 0 10 1 1 0 0 0 而是1,结果错 14 + 1 0 00 1 1 1 1 0 + 9 1 0 误。 1 、 10 1 1 0 1 1 715 1、 0 00 1 1 1 1 1 0 0 1 1 0 16 1 1 0 0 0 0 0 1 1 1 17 0 0 0 1 1 1 1 0 0 0 18 0 0 1 0 1 1 19 1 1 1 0 0 1 0 0 1 1
第四章 组合逻辑电路
本章主要内容
4.1 概述
4.2 组合逻辑电路的分析和设计
4.3 若干常用的组合逻辑电路
4.4 组合逻辑电路中的竞争－冒险现象
§4.3 常用的组合逻辑电路
MSI组合部件具有功能强、兼容性好、体积小、 功耗低、使用灵活等优点，因此得到广泛应用。本 节介绍几种典型MSI组合逻辑部件的功能及应用：
★
★
★ ★
★
编码器 译码器 数据选择器（多路选择器）、数据分配器 加法器 数值比较器
加法器
两个二进制数的加、减、乘、除运算，在计算 机中都化为若干步加法运算进行.因此，加法器是 构成算术运算器的基本单元。
分类：★ 一位加法器
★ 多位加法器
一、1位加法器 1.半加器 半加器是只考虑两个1位二进制数相加，不考虑 低位的进位。 其真值表为：
(CI ) i (CO) i 1 Si Ai Bi (CI ) i (CO)i Ai Bi ( Ai Bi )(CI ) i
(CO)i Gi Pi (CI )i Gi Pi [Gi 1 Pi 1 (CI )i 1 ] Gi Pi Gi 1 Pi Pi 1[Gi 2 Pi 2 (CI )i 2 ] Gi Pi Gi 1 Pi Pi 1Gi 2 Pi Pi 1 Pi 2 P G0 1 Pi Pi 1 Pi 2 P0 (CI ) 0
2. 全加器
CI
01
11
10
输 入 A B CI 0 0 0 0 0 1
输 出 S CO 0 0 1 0
0 0 1 1 1 1
1 1 0 01 0 1 0 1
0 1 0 1 0 1
1 0 1 11 0 1 0 1
0 1 0 10 1 10 1
1
1
1
S (ABCI AB CI ABCI ABCI) CO (AB BCI ACI)
S ( ABCI AB CI ABCI ABCI ) CO ( AB BCI ACI )
双全加器74LS183的内部电路：
S = (A'B'C'I +A'BCI + AB'CI + ABC'I )' = (A'B'C'I +ABC'I + A'BCI +AB'CI )' = [ (A • B) C'I + (A + B) CI ]' = [ (A + B)' C'I + (A + B) CI ]' = [ (A + B) • CI ]' = (A + B) + CI CO AB
P2 = A1 B1 + C1 P3 = C2
P1不能用与或门实现，与或门 不可能产生进位位。
C1 为A1 B0 + A0 B1的进位位。 C2 为A1 B1 + C1的进位位。
P0
CI A
P1
P2
CO B
CI A
P3
CO B
P0 = A0 B0 P1 = A1 B0 + A0 B1 P2 = A1 B1 + C1 P3 = C2
4位二进制加 数A输入端
C3
S3 S2 S1 S0
向高位片的 进位输出 “本位和”输出 端 相加结果读数 为 C3S3S2S1S0
4位二进制加 数B 输入端 低位片进位输入端
三 、用加法器设计组合逻辑电路
如果能将要产生的逻辑函数能化成输入变量与 输入变量相加，或者输入变量与常量相加，则用加 法器实现这样逻辑功能的电路常常是比较简单。 全加器除了作二进制加法外，还可以做乘法运 算、码制变换、及实现8421BCD码的加法运算等。
Σ
Σ
A0 B 0
A1
B1
C1 为A1 B0 + A0 B1的进位位。 C2 为A1 B1 + C1的进位位。
思考:为什么片1的Ci 、片2的B 要接地?
例2. 将BCD的8421码转换为余3码 解：其真值表如右表所示，则
Y3Y2Y1Y0 DCBA 0011
D
输
C 0 0 0 0 1 0 0 0 0 0
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19
CI
00 0 0
01AB BC I ACI AB CI (A B)
CO AB ABC I ABC I AB CI (AB AB) AB CI (A B)
0 1
半加器的输出函数：
S AB AB A B CO AB
串行进位加法器结构简单，但运算速度慢（每一 位的相加结果都必须等到低位的进位产生以后才能建 立起来,要经过4级门的延迟时间）。应用在对运算速 度要求不高的场合。
输出逻辑式为：
(CI ) i (CO) i 1 S i Ai Bi (CI ) i (CO) i Ai Bi ( Ai Bi )(CI ) i
和为：
Si Ai Bi (CI )i
COi 与Si 仅仅 是输入Ai 、Bi 的函数
74LS283就是采用这种 超前进位的原理构成的 4 位超前进位加法器， 其内部电路如图所示 超前进位加法器提高 了运算速度，但同时 增加了电路的复杂性， 而且位数越多，电路 就越复杂。
超前进位加法器：74LS283 A3 ∑ A2 CO4 A1 A0 F3 B3 F2 B2 B1 F1 B0 F0 CI0 74LS283逻辑符号
8421码十进制数相加“和数 ” 进位F S3 S2 S1 S 0
分析产生错误的原因：8421BCD码是逢十进一，四 位二进制是逢十六进一，两者进位关系不同，其中 恰好相差6,因此需加6修正。
★ 电路设计 设计两个一位8421BCD码加法电路应由三部分组成。 故修正电路应含一个判 9 电路，当和数大
2. 超前进位加法器 为了提高速度，若使进位信号不逐级传递，而 是运算开始时，即可得到各位的进位信号，采用这 个原理构成的加法器，就是超前进位（Carry Look －ahead）加法器，也成快速进位（Fast carry）加 法器。
由全加器真值表可知， 高位的进位信号CO的产生 是在两种情况下： ①在A· B＝1； ②在A+B=1, 且CI = 1。 故向高位的进位信号为: