数字电路第五章触发器

T=1，计数状态，T’触发器 ，计数状态， 触发器 T=0，保持状态 ，
b. 状态转换图 c. 逻辑符号 T=0 0
T=1 1 T=1 T=0
D触发器 触发器
a. 特性方程： 特性方程： b. 状态转换图 D=1 D=0 0 D=0 c. 集成触发器 集成触发器74HC74(双D触发器，预置、清零端输入 双 触发器 预置、清零端输入, 触发器， 上升沿触发,边沿触发器 边沿触发器) 上升沿触发 边沿触发器 1 D=1
≥1
Q
S
≥1
Q
S 0 0 1 1
R 0 1 0 1
状态 维持
Q = 0, Q = 1 Q = 1, Q = 0 Q=Q=0
S 0 0 1 0 0 1 1 1 0 0 1 0 R 0 1 1 1 0 0 1 0 0 1 1 0 Q Q
不确定
基本SR锁存器 基本 锁存器3 锁存器
b. 讨论由与非门构成的基本 锁存器 讨论由与非门构成的基本SR锁存器 • 电路结构：一对输入、输出交叉耦合的与非门 电路结构：一对输入、 • 原理图、功能表、逻辑符号 原理图、功能表、 ≥1 & S A • 缺陷：约束条件 S + R = 1 R 缺陷： S 1 1 0 0 R 1 0 1 0 状态 维持
E S R Q3 Q4 Q Q
逻辑门控SR锁存器 逻辑门控 锁存器3 锁存器
讨论： 讨论：控制门与基本锁存器的配合以及锁存使能信号 基本SR锁存器 基本 锁存器 输入有效信号 关门控输出 对门控的要求 E：？ ：？ 或非门 低电平 高电平 或非门 有?出低 出 与门 与非门 低电平 高电平 ?出 有?出高 与非门 或门
c. 状态转换表图 R=0 S=1 S=0 R=× × 0 R=1 S=0 1 R=0 S=× ×
约束条件： 约束条件：SR=0 e. 集成触发器74LS71(直接置位、 集成触发器74LS71(直接置位、 74LS71(直接置位 清零端,低电平有效; 清零端,低电平有效;在时钟信 号的下降沿触发翻转.) 号的下降沿触发翻转.)
R S
Q Q
基本SR锁存器 基本 锁存器5 锁存器
c. 基本 锁存器用于机械开关消抖：P208-210 基本SR锁存器用于机械开关消抖： 锁存器用于机械开关消抖
消抖
+5V
A
B
+5V
A与B不同时为0，A + B = 1 开关处于A、 之间时 之间时， 开关处于 、B之间时，A=B=1使锁存器维持原态 使锁存器维持原态
方法一、直接对比触发器的特性方程或真值表、 方法一、直接对比触发器的特性方程或真值表、卡诺图 方法二、 方法二、当组合逻辑电路的设计任务完成 JK触发器 触发器 JK触发器 触发器 D触发器 触发器
D = J Q n + KQ n
D触发器 触发器
J=D K=D
T触发器 触发器
J = K =T D = T ⊕ Qn
基本SR锁存器 基本 锁存器1 锁存器
具有“ 、 两个稳态（ ），用 具有“0”、“1 ”两个稳态（ bistable multivibrator ），用 两个稳态 于存储一位二进制数/码 于存储一位二进制数 码；特指结构较简单的一类存储单元 a. 基本 基本Set-Reset锁存器 锁存器 • 电路结构：一对输入、输出交叉耦合的或非门 电路结构：一对输入、 • 原理图、功能表、逻辑符号 A 原理图、功能表、 ≥1 R • 缺陷：约束条件 S ⋅ R = 0 缺陷： • 解决办法 S 0 0 1 1 R 0 1 0 1 状态 维持
逻辑门控SR锁存器 逻辑门控 锁存器1 锁存器
a. 电路结构：在基本SR锁存器前加了一级控制门，由E决 电路结构：在基本 锁存器前加了一级控制门 锁存器前加了一级控制门， 决 定 控制门的开关 b. 原理图、逻辑符号 原理图、 主要特征：同步数据锁存， c. 主要特征：同步数据锁存，锁存使能信号又称同步信号
Q n+1 = J ⋅ Q n + K ⋅ Q n
1 2 3 4 5
CP ↓
6 7 8
CP J K
1 1
1 1
0 1
1 0
0 1
0 0
0 0
0 0
Q
T及T’触发器 触发器
n+1 n n 特性方程: a. 特性方程: J=K=T代入 Q = J Q + K Q 代入
Q n+1 = T Q n + TQ n
SR触发器 触发器
J=S K=R
D = S + RQ n
JK触发器变 触发器变…1 触发器变
a. D触发器 触发器 D 0 0 1 1 Qn 0 1 0 1 Qn+1 0 0 1 1 J 0 × 1 × K × 1 × 0
J Qn D 0 1
× ×
K Qn D × ×
1 0
驱动方程
J=D
K=D
直接对比状态方程： 直接对比状态方程：
Q = 0, Q = 1 Q = 1, Q = 0
Q L Q1
R B S
& ≥1
Q L Q2
Q=Q=1
基本 S R锁存器
基本SR锁存器 基本 锁存器4 锁存器
例：在用与非门组成的基本RS触发器中，设初始状态为0， 在用与非门组成的基本RS触发器中，设初始状态为0 RS触发器中 已知输入R 的波形图， 已知输入 、S的波形图，画出两输出端的波形图。 的波形图 画出两输出端的波形图。
E=1时，控制门打开，实现正常的D锁存功能 时 控制门打开，实现正常的 锁存功能 E=0时，维持原态 时
D锁存器 （74HC373） 锁存器2（ 锁存器 ）
SR触发器 触发器1 触发器
时序逻辑的表达方式： 时序逻辑的表达方式： • 图：逻辑符号、逻辑图、状态转换图、时序波形图 逻辑符号、逻辑图、状态转换图、 • 表：特性表、状态转换表 特性表、 • 方程： 方程： • 特性方程（特指锁存器及触发器） 特性方程（特指锁存器及触发器） • 时钟方程：针对异步时序逻辑电路 时钟方程： • 驱动方程：各个触发器输入端的逻辑函数表达式 驱动方程： • 状态方程：将时钟方程、驱动方程带入特性方程 状态方程：将时钟方程、 a. 逻辑符号 • SR触发器，有置数（1、0）功能 触发器， 触发器 有置数（ 、 ） • 输入 、R高有效 输入S 高有效 • 在时钟信号的上升沿触发翻转
E=1时，控制门打开，实现正常的基本SR锁存功能 时 控制门打开，实现正常的基本 锁存功能 E=0时，维持原态 时
逻辑门控SR锁存器 逻辑门控 锁存器2 锁存器
：逻辑门控 锁存器的E、 、 的波形如图所示。 例5.2.3：逻辑门控SR锁存器的 、S、R的波形如图所示。 锁存器的 的波形如图所示 假设锁存器的初始状态为“ ，试画出Q 假设锁存器的初始状态为“0”，试画出 3、Q4、Q、 “Q 、 非”的波形 Q3 Q4 状态 2 3 1 4 0 0 维持 0 0 1 Q=0 1 0 1 Q=1 1 0 1 1 0 0 Q=Q=0 1 1 0 1 1 0 0 0 0 0 1 1
SR触发器 触发器2 触发器
b. 特性表（状态转换表） 特性表（状态转换表） S 0 0 0 0 1 1 R 0 0 1 1 0 0 CP Qn ↑ ↑ ↑ ↑ ↑ ↑ 0 1 0 1 0 1 Qn+1 0 1 0 0 1 1 d. 特性方程 卡诺图) 特性方程(卡诺图 卡诺图
Q n +1 = S + RQ n SR = 0(约束条件 )
Q n+1 = J ⋅ Q n + K ⋅ Q n
e. 特性方程 Qn+1 J K K Qn 0 1 1 1 0 0 0 1 J
f. 集成触发器 集成触发器74HC76(CMOS双JK触发器 下降沿触发 双 触发器 下降沿触发) 触发器,下降沿触发
JK触发器 触发器3 触发器
触发器时钟脉冲CP和 、 例5.4.1：设下降沿触发的 触发器时钟脉冲 和J、K ：设下降沿触发的JK触发器时钟脉冲 信号的波形如图所示，试画出输出端Q的波形 的波形。 信号的波形如图所示，试画出输出端 的波形。设触发 器的初始状态为0。 器的初始状态为 。
D触发器： Q n +1 = D = DQ n + DQ n 触发器：
JK触发器： Q n +1 = J Q n + K Q n 触发器：
JK触发器变 触发器变…2 触发器变
b. SR触发器（对比卡诺图） 触发器（对比卡诺图） 触发器 JK触发器的卡诺图 触发器的卡诺图 Qn+1 J K K Qn 0 1 1 1 0 0 Qn 0 1 J
J=S K=R
SR触发器的卡诺图 触发器的卡诺图 Qn+1 S R R Qn 0 1 1 1 0 0 × × S Qn
c. T触发器（对比特性方程） 触发器（对比特性方程） 触发器
JK触发器： Q n +1 = J Q n + K Q n 触发器：
T触发器： Q n+1 = T Q n + TQ n 触发器：
Q = 0, Q = 1
Q L1
S B
≥1
Q L2
Q = 1, Q = 0
Q=Q=0
基本SR锁存器 基本 锁存器2 锁存器
P207例5.2.1：基本 锁存器的 、R端输入波形如图所示， 锁存器的S、 端输入波形如图所示 端输入波形如图所示， ：基本SR锁存器的 试画出Q和 端的波形 设锁存器的初始状态为“ ）。 端的波形（ 试画出 和Q端的波形（设锁存器的初始状态为“1”）。 R
JK触发器 触发器1ቤተ መጻሕፍቲ ባይዱ触发器
a. 逻辑符号 b. 特性表（状态转换表） 特性表（状态转换表） J 0 0 0 c. 状态转换图 K=× × J=1 J=0 K=× × 0 K=1 J=× × 1 K=0 J=× × 0 1 1 1 K 0 0 1 1 0 0 1 CP Qn ↑ ↑ ↑ ↑ ↑ ↑ ↑ 0 1 0 1 0 1 0 Qn+1 0 1 0 0 1 1 1 0