可测性设计及DFT软件的使用
DFM、DFT和产品试制验证管理
DFM、DFT和产品试制验证管理参加对象企业CEO/总经理、研发总经理/副总、测试部经理、中试/试产部经理、制造部经理、工艺/工程部经理、质量部经理、项目经理/产品经理、高级制造工程师等。
课程背景我们在为企业提供研发管理咨询服务的过程中发现，很多企业的新产品开发从样机到量产的过程中（产品化过程）存在着共同的问题：1. 新品没有经过中试或中试的时间很短，制造部门戏称研发的新品是“三无”产品，没有生产文件、没有工装、生产现场出了问题没人管；2. 转产没有标准，研发想快点转产，生产对有问题的产品又不愿接收，希望研发把问题都解决了才转过来，而市场又催得急，经常被迫接收，长此以往，导致研发与生产的矛盾激化；3. 有些企业开始成立中试部门，希望在中试阶段把产品质量问题解决掉，但中试的定位与运作也很困惑，发生质量与进度的冲突时，如何取舍与平衡，以前研发与制造的矛盾转化为研发与中试、中试与生产的矛盾，中试成了矛盾集散中心；4. 市场的压力并不因中试的产生而减少，中试需要从哪些方面努力才能满足产品的质量、进度的要求？中试的业务是面向研发还是面向制造，还是兼而有之？5. 量产后才发现产品可制造性差、成品率低、经常返工，影响发货；6. 产品到了生产后还发生大量的设计变更；7. 产品到了客户手中还冒出各种各样的问题以致要研发人员到处去“救火”……本课程将基于多年的实践、长期的研发咨询积累，总结出一套理论与实践相结合的可操作的方法，配以大量实际案例，以指导研发/试产/制造部门主管如何高效的实现产品从样品走向量产。
培训收益1、业界公司在不同发展阶段的产品中试管理模式与实践2、面向制造系统的产品设计（DFM）的方法与实施过程3、面向生产测试的产品设计（DFT）的方法与实施过程4、面向制造系统的新产品验证的过程与方法5、在满足质量标准的前提下缩短产品试制周期的方法和技巧6、如何建立从样品到量产的管理机制课程内容一、案例研讨二、从样品到量产概述1. 企业在追求什么：技术？样品？产品？商品？2. 研发与制造的矛盾：1）制造系统如何面对研发的三无产品？2）研发如何面对制造系统越来越高的门槛？3. 研发与制造矛盾的激化：中试的产生成为必然4. 中试的定位与发展：1）研发（RD）、中试（D&P）、生产（P）的关系2）中试的使命是什么？3）中试如何定位？4）中试的发展问题：* 大而全？* 专业化分工？* 产品线划分与共享平台* 中试人员的发展定位：广度与深度问题5. 中试的业务范围1）中试业务：新产品导入（NPI）2）承上：如何面向产品的研发？3）启下：如何面向产品的制造？4）桥梁：中试作为连接研发与制造的桥梁，独木桥还是阳关道？6. 演练与问题讨论根据企业的实际情况，是否需要建立并发展中试的职能？三、新产品导入团队1. 新产品导入团队的构成1）工艺工程2）设备工程3）测试工程4）工业工程5）产品验证6）试生产（计划、生产、质量）2. 新产品导入团队的职责3. 新产品导入团队与产品开发团队的关系1）开发模式的演变：串行变并行2）并行工程在产品开发中如何体现？3）新产品导入团队如何提前介入研发？* 为什么要提前介入？* 提前到什么时候介入？* 提前介入做什么？4）新产品导入团队的管理* 新产品导入团队与产品开发团队、职能部门的沟通* 新产品导入团队成员的汇报、考核和管理机制4. 演练与问题讨论根据企业的实际情况，研讨建立新产品导入团队的时机四、面向制造系统的产品设计（DFM）1. 如何在产品设计与开发过程中进行可制造性设计1）从制造的角度来看产品设计2）工艺人员介入产品开发过程的切入点：从立项就开始3）工艺管理的三个阶段：工艺设计、工艺调制与验证、工艺管制4）工艺设计：* 如何提出可制造性需求？* 需要哪些典型的工艺规范？* 可制造性需求如何落实到产品设计方案中？* 工艺设计与产品设计如何并行？* 产品工艺流程设计* 电装、整装、包装与物流的可制造性设计分析* 如何确保可制造性需求在产品开发中已被实现？* 工艺评审如何操作？* 什么时候考虑工装？* 如何在开发过程中同步输出工艺文件与生产操作指导文件5）工艺调制与验证* 工艺验证的时机* 工艺验证方案包括哪些内容？* 如何实施工艺验证？* 工艺验证报告的内容* 如何推动工艺验证的问题解决？* 研发人员如何配合新产品的工艺验证？* 制造外包模式下的工艺如何验证？6）工艺管制* 工艺管制的困惑：救火何时是尽头？* 工艺转产评审（标准、流程、责任）* 量产过程中的例行监控与异常管理2. 演练与问题讨论分析学员企业的工艺管理工作做到什么程度？存在哪些差距？3. 工艺管理平台建设1）谁负责工艺平台的建设？2）工艺委员会的产生：责任与运作模式3）如何进行工艺规划？4）基础工艺研究与应用5）支撑工艺管理平台的四大规范：* 品质规范* 设备规范* 工艺规范* 设计规划6）工艺管理部门如何推动DFM业务的开展？7）工艺体系的组织构成、发展与演变8）工艺人员的培养与技能提升4. 演练与问题讨论分析学员企业的工艺平台建设工作做到什么程度？存在哪些差距？如何改进？五、面向生产测试的产品设计（DFT）1. 基于产品生命周期全流程的测试策略1）研发测试（Alpha）、试验局测试（Beta）、生产测试2. 研发测试（Alpha）与BETA测试1）测试人员介入产品开发过程的时机（提可测试性需求的时机）2）可测试性需求需要考虑的内容（示例）3）单元测试、模块测试、系统集成测试、专业化测试、BETA测试的重点分析4）产品开发过程中测试业务流程分析5）企业在不同的发展阶段如何开展测试的相关工作（短平快的项目测试工作如何开展）3. 面向生产测试业务的产品设计与开发1）生产测试业务流程分析2）典型的部品测试、整机测试方法介绍3）开发专门的生产测试工装的条件分析4）生产测试工装的开发管理5）在产品开发过程中如何实施面向生产测试的产品设计？* 如何提出可测试性需求？* 可测试性需求如何落实到产品设计方案中？* 研发面对众多的需求如何取舍？可测试性需求的优先级分析* 如何在产品开发过程中同步开发生产测试工装？* 如何在产品开发过程中同步输出生产测试所需的操作指导文件？* 如何进行测试工装的验证？* 如何推动测试验证问题的解决？6）如何推动可测试性设计（DFT）业务的开展7）如何进行测试平台的建设？4. 演练与问题讨论分析学员企业的DFT工作做到什么程度？存在哪些差距？如何改进？六、产品试制验证管理1. 影响产品试制周期的因素分析2. 研发人员对试制准备提供的支持3. 试制团队的构成、职责与定位（设置试制部门的时机与优缺点分析）4. 试制人员介入产品开发过程的时机1）如何进行试制准备（准备要素示例）5. 面向制造系统的验证1）研发人员如何在试制过程中进行产品设计的优化2）制造系统的验证策略与计划3）制造系统的验证方案4）如何实施制造系统的验证：* 工艺验证（工艺流程、工艺路线、单板工艺、整机工艺、包装工艺、物流工艺）* 工装验证（装配工装、测试工装、生产设备）* 结构验证* 产品数据验证（BOM验证、制造文档验证）* 产品试制验证（质量、效率、成本）5）批次验证报告，验证多少批才合适？6）如何推动验证问题的解决？6. 转产评审1）研发人员如何支持新产品的转产工作2）转产评审的评审组织如何构成？* 评审标准是什么？* 如何判定是否转产？* 评审流程与运作机制7. 产品转产后的管理1）新产品的试制效果评价2）新产品的质量目标达成情况3）工程变更管理4）缺陷与问题管理5）质量审计8. 演练与问题讨论分析学员企业的产品试制验证过程，分析差距，提出改进建议讲师资质Charles 资深顾问专业背景十几年高科技行业从业背景，丰富的研发管理咨询经验，在国内某大型知名企业工作近10年，主持和参与过多个大型产品的研发工作，先后担任过开发工程师、项目经理、产品经理、新产品导入部总监、研发项目管理部总监等职位。
DESIGN COMPILER 可测性的设计基础可测性的设计工具 85页PPT
…. reference
INV U2(.A(BUS0),.Z(INV0));
….
cell
pin
endmodule
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主要内容
逻辑综合基本概念 逻辑综合工具--Design Compiler
可测性设计基础 可测性设计工具
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DC常见术语—库
库：一组逻辑单元的集合。
库包括库申明、库属性、库应用环境和每个单 元的功能描述、时间延时、面积、功耗存等放路。径
逻辑综A合stro库布局包布线含库两种格式：
1.自由文件L格VS式文件.文li本b（文件任，何da文tas本hee编t, 辑han器db都ook可以打开） 2. synopsys应用程序可可测性标使矢准用量单的压元缩版格文图式件.db（不可查看）
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4
逻辑综合基本概念
什么是逻辑综合？ 时间路径 时序:setup/hold 常见术语
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什么是逻辑综合？
综合就是把HDL 代码转换为门级电路的过程， 用公式表示 就是： 综合= 翻译 + 优化 + 映射 ( Synthesis = Translation + Optimization + Mapping )
不满足 Calibre
后仿真
满足 参数提取
流片、封装、测试
流片、封装、测试
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Matlab Spectre Virtuoso, laker
3
主要内容
DFT概念及三种可测性技术介绍
DFT概念及三种可测性技术介绍DFT概念及三种可测性技术介绍
电子元件知识5月8，在集成电路(Integrated Circuit，简称IC)进入超大规模集成电路时代，可测试性设计(Design for Test,简称DFT)是电路和芯片设计的重要环节，它通过在芯片原始设计中插入各种用于提高芯片可测试性(包括可控制性和可观测性)的硬件逻辑，从而使芯片变得容易测试，大幅度节省芯片测试的成本。
三种常见的可测性技术
扫描路径设计(Scan Design)
扫描路径法是一种针对时序电路芯片的DFT方案.其基本原理是时序电路可以模型化为一个组合电路网络和带触发器(Flip-Flop，简称FF)的时序电路网络的反馈。
内建自测试
内建自测试(BIST)设计技术通过在芯片的设计中加入一些额外的自测试电路，测试时只需要从外部施加必要的控制信号，通过运行内建的自测试硬件和软件，检查被测电路的缺陷或故障。
和扫描设计不同的是，内建自测试的测试向量一般是内部生成的，而不是外部输入的。
内建自测试可以简化测试步骤，而且无需昂贵的测试仪器和设备(如ATE设备)，但它增加了芯片设计的复杂性。
边界扫描测试
为了对电路板级的逻辑和连接进行测试，工业界和学术界提出了一种边界扫描的设计，边界扫描主要是指对芯片管脚与核心逻辑之间的连接进行扫描。
数字信号处理DFT(Discrete Fourier Transform)x(n)经过截断后[根据谱分辨率要求截断多长]，为有限长的序列，DFT的结果是有限长的，正好是对该有限长序列连续谱[DTFT]的在0~2pi上的等间隔采样，适合于计算机处理;而DFT又有FFT快速傅里叶变换算法，因此在各领域中得以广泛应用。
当然截断带来截断效应。
可测性DFT
1 Active
1 0 0 Neighborhood
1
Pattern Sensitive
Various Faults With Address Decoder AdrE AdrE AdrE AdrE AdrE
Memory Fault – cont.
• Increase the defect coverage
How many function test patterns can cover all the devices?
Outlines
• Overview of IC Testing • Fault Modeling • Automatic Test Pattern Generation
• Fault models are typically defined
on a structure basis
Different fault models for digital logic, memories and analog circuit
• Typical fault models
Single stuck-at faults Transistor open/short faults Bridging faults Delay faults Memory faults Analog faults
to manufacturing.
• Responsible for
quality of design.
Test
• Verifies correctness of
manufactured hardware.
• Two-part process:
手机DFX（DFA、DFT、DFD、DFR、DFMA）综合培训
手机DFX（DFA、DFT、DFD、DFR、DFMA）综合培训手机DFX综合培训培训时间： 2天1. DFX概述本章学习目标：介绍DFX含义、特点及开展DFX的思路。
1.1、手机产品新特点及面临挑战1.2、产品并行开发模式特点1.3、什么是DFX1.4、为何要开展DFX1.5、如何开展DFX2. 手机单板DFMA设计本章学习目标：介绍手机PCB板的可制造性设计、可装配性设计要求。
2.1、经典手机单板DFMA案例分析2.2、手机SMT工艺介绍2.3、满足SMT工艺的DFM设计要求2.4、满足SMT设备的DFM设计要求2.5、手工焊接DFA设计要求2.6、点胶DFA设计要求2.7、屏蔽架\屏蔽罩DFA设计要求【主办单位】中国电子标准协会【协办单位】深圳市威硕企业管理咨询有限公司3. 手机整机组装DFA设计本章学习目标：介绍手机整机可装配性设计要求。
3.1、经典手机整机DFA案例剖析3.2、手机组装过程介绍3.3、整机DFA设计准则3.4、TP\LCD的DFA设计要求3.5、内置电池、电声器件、传感器等DFA设计要求3.6、标贴、辅料等DFA设计要求4. 手机生产可测试性（DFT）设计本章学习目标：介绍手机生产可测试性设计要求。
4.1、手机生产测试流程介绍4.2、常见DFT案例分析4.3、手机DFT设计准则4.4、手机各测试工位DFT设计要求5. 手机可拆卸性（DFD）可维修性（DFR）设计本章学习目标：介绍手机可拆卸性、可维修性、设计要求。
5.1、手机DFD\DFR设计准则5.2、硬件DFD\DFR设计要求5.3、结构DFD\DFR设计要求5.4、软件DFD\DFR设计要求。
一种数字后端设计DFT的方法分析
一种数字后端设计DFT的方法分析
叶琳娜;高大伟;熊瑛;易丹
【期刊名称】《集成电路应用》
【年(卷),期】2024(41)3
【摘要】阐述可测试性设计(DFT)的特点。
分析一种ASIC设计中DFT的方法,包括定义扫描链、定义测试信号、提取扫描链、写入测试协议,使设计人员可以优化最终芯片制造的功耗、面积和时序。
【总页数】2页(P4-5)
【作者】叶琳娜;高大伟;熊瑛;易丹
【作者单位】电子科技大学成都学院
【正文语种】中文
【中图分类】TN402
【相关文献】
1.一种利用短时DFT分析实现全数字2DPSK接收机解调的新算法
2.前后端分离Web系统下一种访问控制方法的设计与实现
3.一种用于跨平台数字后端流程中电压降违例修复的高效自动方法
4.机器学习辅助数字集成电路后端设计方法
5.数字电路系统可测性设计(DFT)技术实现方法研究
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产品的可测试性(DFT)设计分析
产品的可测试性（DFT）设计分析作者：郝怀志董岩来源：《商品与质量·建筑与发展》2014年第07期【摘要】 DFT是Design For Testability英文简称，中文含义是电子产品的可测试性设计。
设计人员在进行电路和系统设计的时，需要考虑测试的问题，为了简化测试过程在芯片中需加入一些测试电路。
是一种辅助的设计方法目的在与能够检测故障，使制作完成后的芯片能达到“可控制性”和“可测试性”两个目的。
【关键词】可测试性设计（DFT）；内建自测试（BIST）；边界扫描（BSD）引言：由于数字电路的集成度日益提升，系统复杂度越来越高，对其测试也变得日趋困难。
当大规模集成电路LSI和超大规模集成电路VLSI问世以来，甚至还浮现出研制与测试费用倒挂的现象。
着就促使人们想到能否在电路的设计阶段就考虑测试问题，使设计车来的电路既可以完成额定的功能，又能容易的测试出问题所在，这就是所谓的可测性设计技术。
因此就出现了可测性的概念。
可测试性的概念可测试性的设计出现后，大家又遇到一个难点，即大家设计出来的电路在测试方面到底谁好谁坏，标准不统一，因此就需要对电路难易程度进行数量描述，即可测性分析。
可测性分析是指对一个刚刚设计好的电路或者等待测试的电路不进行故障模拟就能定量的估计出其测试难易程度的一类方式或方法。
在可测性分析中，经常遇到三个概念：可控制性：通过电路的原始输入向电路中的某点赋规定值（0或1）的难易程度。
可观察性：通过电路的原始输入了解电路中某点指定值（0或1）的难易程度。
可测性：可控制性和可观察性的综合，它定义为检测电路中故障的难易程度。
可测性分析就是对可控制性、可观察性和可测性的定量分析。
但在分析过程中，为了不失去其意义，必须满足下面两条基本要求：（1）精确性，即通过可测性分析之后，所得到的可控制性、可觀察性和可测性的值能够真实的反映出电路中故障检测的难易程度。
（2）复杂性，即计算的复杂性，也就是对可控制性和可观察性的定量分析的计算复杂性要低于测试生成复杂性，否则就失去了存在的价值。
数字集成电路可测性软件设计及验证平台
静态技术
物理验证
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仿真技术
基于事件的仿真--任何一个输入的变化都被 标记为事件，即常说的功能仿真，精度高， 速度慢。比如Modelsim, VCS。
基于周期的仿真--单周期内只检查一次输入 并计算设计的输出逻辑值。速度快，无时 序、毛刺。比如Cyclone。
扫描测试
使用扫描触发器，会增加设计的面积，增加了路径 的延迟，增大了触发器的输出负载和电路的功耗。
SMIC0.18µm工艺库 FFDQRHDLX FFSDQRHDLX 增加百分比
AREA(µm2） 63.2 79.83 26.3%
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扫描测试流程
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DFT Compiler
Synopsys公司的集成于Design Compiler的 先进测试综合工具
独创的“一遍测试综合”技术
功能强大的扫描式可测性设计分析、综合和验 证技术
支持RTL级、门级的扫描测试设计规则检查， 以及给予约束的扫描链插入和优化
启动命令source /opt/demo/synopsys.env
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主要内容
可测性基础 可测性设计工具
验证的必要性 验证方法学介绍 验证工具介绍
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验证方法学
方法学：又称方法论，是一门学问采用的方法、规 则与公理；一种特定的做法或一套做法。
验证方法学：指完成验证过程中的一系列方法、技 术和规范。
.sv文件和.sdc文件供布局布线工具Astro生成芯片版图 .spf文件供测试矢量生成工具Tetramax生成与测试矢量集，待芯片流片 封装好后，测试矢量集供ATE设备来测试芯片。
DFT，可测试性设计--概念理解
DFT，可测试性设计--概念理解⼯程会接触DFT。
需要了解DFT知识，但不需要深⼊。
三种基本的测试（概念来⾃参考⽂档）：1. 边界扫描测试：Boundary Scan Test: 测试⽬标是IO-PAD，利⽤JTAG接⼝互连以⽅便测试。
（jtag接⼝，实现不同芯⽚之间的互连。
这样可以形成整个系统的可测试性设计）2. 内建⾃测试BIST:（模拟IP的关键功能，可以开发BIST设计。
⼀般情况，BIST造成系统复杂度⼤⼤增加。
memory IP⼀般⾃带BIST，简称MBIST）3. 扫描测试（ATPG）Scan path: 与边界扫描测试的区别，是内部移位寄存器实现的测试数据输⼊输出。
测试⽬标是std-logic，即标准单元库。
（扫描测试和边界扫描，不是⼀个概念。
需要区别对待。
内部的触发器，全部要使⽤带SCAN功能的触发器类型。
）补充：还有⼀种测试：4. 全速测试at-speed-test（其实是属于扫描测试的⼀种。
只不过测试时钟来源频率更快。
）at-speed 就是实速测试，主要⽤于scan测试－即AC测试和mbist测试。
这种测试⼿段的⽬的是－测试芯⽚在其⼯作频率下是否能正常⼯作，实速即实际速度。
测试时钟往往是由芯⽚内部的PLL产⽣很快的测试时钟，⽤于实速测试。
相对⽽⾔，⼀般的测试是20~40兆的测试时钟，频率低，测不到transition fault。
即使测试通过，实际使⽤中还会由于使⽤⾼频时钟发⽣芯⽚电路故障。
常见的DFT/OCC结构如下：特点：1. Clock MUX必须放在OCC模块/DFT MUX之前。
(OCC：On Chip Clock)2. 时钟⼤于50MHz时，使⽤OCC模块，否则使⽤DFT MUX。
3. Clock Gate放在OCC模块/DFT MUX之后。
4. 对于⼿动添加的Clock Gate，DFT_SE端⼝接到 dft_glb_gt_se。
5. 对于综合⼯具添加的Clock Gate，DFT_SE端⼝接到dft_syn_gt_se注意：1. DFT_MODE有效时，clock mux的sel信号要保证dft_clk来源于最⾼频率的时钟源。
数字集成电路可测性设计(DFT)讲义第1讲
Good chip appears to be faulty (fails test)
EE141 VLSI Test Principles and Architectures
11
Introduction
Electronic System Manufacturing
A
system consists of
Moore’s Law: scale of ICs doubles every 18 months
Growing size and complexity poses many and new testing challenges
VLSI M LSI
1960s 1970s 1980s 1990s 2000s
EE141 VLSI Test Principles and Architectures
5
Introduction
Importance of Testing
Moore’s Law results from decreasing feature size (dimensions)
from 10s of µm to 10s of nm for transistors and interconnecting wires
8
Introduction
Testing During VLSI Development
Design verification targets design errors
Corrections made prior to fabrication
Design Specification Design Fabrication Packaging Quality Assurance Design Verification Wafer Test Package Test Final Testing
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张艳 2007-11-5
Outline
DFT基础 DFTCompile生成扫描链 TetraMAX生成ATPG 设计实例
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2
DFT基础
测试 DFT 故障模型 ATPG DFT常用方法
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测试(1-3)
CMOS 反相器 中的物 理缺陷
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Preview Scan Architecture
preview_scan –show all 预览将要生成的扫描链的大致情况，及时发 现不合乎要求的地方。
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Scan Insertion
insert_scan 使扫描触发器串链，建立和排序扫描链，同 时进行优化以去除违反的DRC规则。
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Build the Model
BUILD> run build_model top_module
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Performing DRC
BUILD> run drc mydesign.spf 测试协议文件的DRC检查
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Test DRC
check_scan or check_test 这两个命令检查以下四类可测性问题： 模型问题，诸如是否缺少相应的扫描单元； 拓扑结构问题，例如是否存在不受时钟控制的组 合逻辑反馈回路； 确定测试协议，如找出测试时钟端口，找出测试 模式下固定电平的测试状态端口； 测试协议仿真，检查扫描过程是否可以正确的进 行。
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Preparing for ATPG
TEST> add faults -all 初始化故障列表以产生一份新的在ATPG设 计模型中包含所有可能的故障点的故障列表
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Run ATPG
TEST> run atpg –random 默认情况下，TetraMAX先执行Basic-Scan ATPG，接着是Sequential ATPG，最后是 Full-Sequential ATPG
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测试(2-3)
目前的 产品测 试方法
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5
测试(3-3)
ATE
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6
DFT基础
测试 DFT 故障模型 ATPG DFT常用方法
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DFT(Design For Test)
controllability observability
10
单一固定故障
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等价故障(1/3)
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等价故障(2/3)
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13
等价故障(3/3)
NAND的输入SA0和输出的SA1效果等效
{A SA0,B SA0,Y SA1}是一个等效故障集
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故障压缩
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不可测故障
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16
DFT基础
测试 DFT 故障模型 ATPG DFT常用方法
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ATPG
ATPG Automatic Test Pattern Generator D算法 PODEM(Goel) FAN(Fujiwara和Shimono) 高级算法
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D算法-record the test pattern
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DFT基础
测试 DFT 故障模型 ATPG DFT常用方法
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DFT常用方法
功能点测试
需在每个测试点增加可控的输入和输出，I/O增加
扫描测试
结构化的DFT技术，全扫描和部分扫描
内建自测试
消除了对ATE的存储能力和频率的限制，更具发展潜力
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扫描测试(1/2)
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扫描测试(2/2)
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Outline
DFT基础 DFTCompile生成扫描链 TetraMAX生成ATPG 设计实例
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DFT基础
测试 DFT 故障模型 ATPG DFT常用方法
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故障模型
物理故障
封装引脚间的漏电或短路 芯片焊接点到管脚连线断裂 表面玷污、含湿气 金属层迁移、应力、脱皮 金属层开路、短路 … …
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逻辑故障
单一固定故障 延时故障 静态电流故障 … …
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Review Test Coverage
TEST> report summaries TEST> report patterns –summary 查看测试覆盖率和产生的矢量的数目，若测 试覆盖率很低，则需要重新进行ATPG测试 矢量生成，直到得到满意的测试覆盖率。
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共49页Βιβλιοθήκη 18D算法20007-11-5
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D算法-activate the SA0 fault
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D算法-propagate fault effect
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D算法-anatomy of a test pattern
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Outline
DFT基础 DFTCompile生成扫描链 TetraMAX生成ATPG 设计实例
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Compress Test Patterns
TEST> run pattern_compress 99 99指示按不同的顺序进行99次故障仿真
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Save Test Pattern
TEST> write patterns patterns.stil -format stil TEST> write faults faults.AU -class au .stil文件与.spf文件的格式一样，都是采用stil 语言描述，所不同的是增加了pattern部分， 给出了各个测试pattern的具体细节。
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Export to TetraMAX
write_test_protocol -output ./report/add.spf write -f verilog -hie -output ./report/add.v
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Outline
DFT基础 DFTCompile生成扫描链 TetraMAX生成ATPG 设计实例
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扫描 触发 器
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Report
report_constraint -all_violators report_scan_path -view existing_dft -chain report_scan_path -view existing_dft -cell estimate_test_coverage
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设 计 流 程
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普通 D触 发器
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30
Test-Ready Compilation
set_scan_configuration -style multiplexed_flip_flop \ -clock_mixing no_mix \ -chain_count 1 set_dft_signal -view existing_dft -type ScanClock -port clk -timing {1 8.5} set_dft_signal -view existing_dft -type Reset -port rst_n -active_state 0 set_dft_signal -view spec -type ScanEnable -port se -active_state 1 set_dft_signal -view spec -type ScanDataIn -port a set_dft_signal -view existing_dft -type ScanDataOut -port o
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设 计 流 程
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Read the Netlist
BUILD> read netlist mydesign.v 读入DFTC转交给TetraMAX的网表文件。