时域时钟抖动分析
时钟抖动的4大根本原因及3种查看途径
时钟抖动的4大根本原因及3种查看途径时钟接口阈值区间附近的抖动会破坏ADC的时序。
例如，抖动会导致ADC在错误的时间采样，造成对模拟输入的误采样，并且降低器件的信噪比（SNR）。
降低抖动有很多不同的方法，但是，在get降低抖动的方法前我们必须找到抖动的根本原因！时钟抖动，why？时钟抖动的根本原因就是时钟和ADC之间的电路噪声。
随机抖动由随机噪声引起，主要随机噪声源包括· 热噪声(约翰逊或奈奎斯特噪声)，由载流子的布朗运动引起。
· 散粒噪声，与流经势垒的直流电流有关，该势垒不连续平滑，由载流子的单独流动引起的电流脉冲所造成。
· 闪烁噪声，出现在直流电流流动时。
该噪声由携带载流子的半导体中的陷阱引起，这些载流子在释放前通常会形成持续时间较短的直流电流。
· 爆裂噪声，也称爆米花噪声，由硅表面的污染或晶格错位造成，会随机采集或释放载流子。
查看时钟信号噪声，how？确定性抖动由干扰引起，会通过某些方式使阈值发生偏移，通常受器件本身特性限制。
查看时钟信号噪声通常有三种途径：时域、频域、相位域。
咳咳，敲黑板划重点，以上三种途径的具体方法如下↓↓↓时域图图1. 抖动的时域图时钟抖动是编码时钟的样本（不同周期）间的变化，包括外部和内部抖动。
抖动引起的满量程信噪比由以下公式得出举个栗子，频率为1 Ghz，抖动为100 FS均方根值时，信噪比为64 dB。
在时域中查看时，x轴方向的编码边沿变化会导致y轴误差，幅度取决于边沿的上升时间。
孔径抖动会在ADC输出产生误差，如图2所示。
抖动可能产生于内部的ADC、外部的采样时钟或接口电路。
图2. 孔径抖动和采样时钟抖动的影响图3显示抖动对信噪比的影响。
图中显示了5条线，分别代表不同的抖动值。
x轴是满量程模拟输入频率，y轴是由抖动引起的信噪比，有别于ADC总信噪比。
图3. 时钟抖动随模拟信号增大而提升信噪比由抖动引起的信噪比和有效位数(ENOB)的关系由以下公式定义：SNR = 6.02 N + 1.76 dB其中N =有效位数。
利用频域时钟抖动分析加快设计验证过程
利用频域时钟抖动分析加快设计验证过程安捷伦科技 Akihiko Oginuma2007年6月简介随着数据速率的提高，时钟抖动分析的需求也在与日俱增。
在高速串行数据链路中，时钟抖动会影响发射机、传输线和接收机的数据抖动。
保证时钟质量的测量也在不断发展。
目前的重点是针对比特误码率，在时钟性能和系统性能之间建立直接联系。
我们将探讨参考时钟的作用和时钟抖动对数据抖动的影响，并讨论在E5052B信号源分析仪（SSA）上运行的Agilent E5001A精确时钟抖动分析应用软件所配备的全新测量技术。
该应用软件提供了前所未有的强大能力，可以对随机抖动（RJ）和周期抖动（PJ）分量超低RJ测量和实时抖动频谱分析，使您能够提高设计质量。
我们还将对新解决方案的实时测量功能进行讨论，这一功能能够加快设计验证过程。
参考时钟在高速串行应用中的作用图1是参考时钟的主要分量。
发射机通常将一组速率较低的并行信号转换成串行数据流。
信号经过一条包括多个背板和电缆的传输通道进行传送。
接收机通常会解释输入的串行数据，从中分离出时钟，再把串行数据重新转换成并行数据流。
在许多诸如此类的说明中，参考时钟更多地被视为一种分量但不是主要分量，而在高速串行数据系统中，我们必须承认参考时钟是一种主要分量。
通常，参考时钟的振荡速率远远低于数据速率，但它会在发射机中成倍增长。
发射机使用参考时钟来确定串行数据流中的逻辑变换定时。
发射的数据中包括参考时钟的特征。
在接收机中可能会出现两种不同的情况。
如果未分配参考时钟，则接收机会利用锁相环（PLL）从数据流中还原时钟――并利用该时钟定位采样时间点。
如果已分配参考时钟，则接收机会同时使用数据信号和参考时钟来定位采样点。
图1.参考时钟的作用时钟抖动对发射机数据抖动的影响参考时钟是最终的系统定时源。
它为发射机、已分配和未分配的时钟系统提供时基，而接收机的时钟恢复电路可以重现参考时钟特征。
现在我们将探讨时钟抖动如何在系统发射机中进行传输。
时钟抖动时域分析
时钟抖动时域分析，第 2 部分作者：Thomas Neu，德州仪器(TI) 系统与应用工程师滤波采样时钟测量我们建立了一个试验，目的是检查测得时钟相位噪声与提取自ADC 测得SNR 的时钟抖动的匹配程度。
如图11 所示，一个使用Toyocom 491.52-MHz VCXO 的TI CDCE72010 用于产生122.88-MHz 采样时钟，同时我们利用Agilent 的E5052A 来对滤波相位噪声输出进行测量。
利用一个SNR 主要受限于采样时钟抖动的输入频率对两种不同的TI 数据转换器（ADS54RF63 和ADS5483）进行评估。
快速傅里叶变换(FFT) 的大小为131000 点。
图11 滤波后时钟相关性测试装置结构图12 所示曲线图描述了滤波后CDCE72010 LVCMOS 输出的测得输出相位噪声。
131000 点的FFT 大小将低积分带宽设定为~500 Hz。
积分上限由带通滤波器设定，其影响在相位噪声曲线图中清晰可见。
超出曲线图所示带通滤波器限制的相位噪声为E5052A 的噪声底限，不应包括在抖动计算中。
滤波后相位噪声输出的积分带来~90 fs 的时钟抖动。
图12 滤波后时钟的测得相位噪声接下来，我们建立起了热噪声基线。
我们直接从~35 fs 抖动的时钟源生成器使用滤波后采样时钟对两种ADC 采样，而CDCE72010 被绕过了。
将输入频率设定为10 MHz，预计对时钟抖动SNR 无影响。
然后，通过增加输入频率至SNR 主要为抖动限制的频率，确定每个ADC 的孔径抖动。
由于采样时钟抖动远低于估计ADC 孔径抖动，因此计算应该非常准确。
另外还需注意，时钟源的输出振幅应会增加（但没有多到超出ADC 的最大额定值），从而升高时钟信号的转换率，直到SNR 稳定下来为止。
我们知道时钟源生成器滤波后输出的外部时钟抖动为~35 fs，因此我们可以利用测得的SNR 结果，然后对第 1 部分（请参见参考文献1）中的方程式1、2 和3 求解孔径抖动值，从而计算得到ADC 孔径抖动，请参见下面的方程式4。
抖动测量与分析
抖动的测量与分析一、时钟抖动时钟是广泛用于计算机、通讯、消费电子产品的元器件，包括晶体振荡器和锁相环，主要用于系统收发数据的同步和锁存。
如果时钟信号到达接收端时抖动较大，可能出现：并行总线中数据信号的建立和保持时间余量不够、串行信号接收端误码率高、系统不稳定等现象，因此时钟抖动的测量与分析非常重要。
1、时钟抖动的分类时钟抖动通常分为时间间隔误差（Time Interval Error，简称TIE），周期抖动（Period Jitter）和相邻周期抖动（cycle to cycle jitter）三种抖动。
TIE又称为phase jitter，是信号在电平转换时，其边沿与理想时间位置的偏移量。
理想时间位置可以从待测试时钟中恢复，或来自于其他参考时钟。
Period Jitter是多个周期内对时钟周期的变化进行统计与测量的结果。
Cycle to cycle jitter是时钟相邻周期的周期差值进行统计与测量的结果。
2、时钟抖动的测量对于每一种时钟抖动进行统计和测量，可以得到其抖动的峰峰值和RMS值（有效值），峰峰值是所有样本中的抖动的最大值减去最小值，而RMS值是所有样本统计后的标准偏差。
3种时钟抖动可以调用示波器的抖动包中的TIE、Period和Cycle to cycle函数进行测试。
3、时钟抖动的应用范围在三种时钟抖动中，在不同的应用范围需要重点测量与分析某类时钟抖动。
TIE抖动是最常用的抖动指标，在很多芯片的数据手册上通常都规定了时钟TIE抖动的要求。
对于串行收发器的参考时钟，通常测量其TIE抖动。
在并行总线系统中，通常重点关注Period Jitter和Cycle to cycle jitter。
4、时钟抖动的分析在时钟抖动测量时，可以在三个域分析抖动，即在时域分析抖动追踪（jitter track/trend）、在频域观察抖动的频谱、在统计域分析抖动的直方图。
二、串行数据抖动1、数据抖动的分类和来源业界通常把串行数据的抖动分解为：在力科SDA系列示波器中使用了‘normalized Q-scale method’（简称NQ-Scale方法）来求解Tj。
时间抖动（jitter）的概念及其分析方法
时间抖动(jitter)的概念及其分析方法随着通信系统中的时钟速率迈入GH z级，抖动这个在模拟设计中十分关键的因素，也开始在数字设计领域中日益得到人们的重视。
在高速系统中，时钟或振荡器波形的时序误差会限制一个数字I/O接口的最大速率。
不仅如此，它还会导致通信链路的误码率增大，甚至限制A/D转换器的动态范围。
有资料表明在3GH z以上的系统中，时间抖动（jitter）会导致码间干扰（ISI），造成传输误码率上升。
在此趋势下，高速数字设备的设计师们也开始更多地关注时序因素。
本文向数字设计师们介绍了抖动的基本概念，分析了它对系统性能的影响，并给出了能够将相位抖动降至最低的常用电路技术。
本文介绍了时间抖动（jitter）的概念及其分析方法。
在数字通信系统，特别是同步系统中，随着系统时钟频率的不断提高，时间抖动成为影响通信质量的关键因素。
关键字：时间抖动、jitter、相位噪声、测量时间抖动的概念在理想情况下，一个频率固定的完美的脉冲信号（以1MHz为例）的持续时间应该恰好是1us，每500ns 有一个跳变沿。
但不幸的是，这种信号并不存在。
如图1所示，信号周期的长度总会有一定变化，从而导致下一个沿的到来时间不确定。
这种不确定就是抖动。
抖动是对信号时域变化的测量结果，它从本质上描述了信号周期距离其理想值偏离了多少。
在绝大多数文献和规范中，时间抖动（jitter）被定义为高速串行信号边沿到来时刻与理想时刻的偏差，所不同的是某些规范中将这种偏差中缓慢变化的成分称为时间游走（wander），而将变化较快的成分定义为时间抖动（jitter）。
图1 时间抖动示意图1．时间抖动的分类抖动有两种主要类型：确定性抖动和随机性抖动。
时间抖动(jitter)的概念及其分析方法
时间抖动(jitter)的概念及其分析方法随着通信系统中的时钟速率迈入GHz级，抖动这个在模拟设计中十分关键的因素，也开始在数字设计领域中日益得到人们的重视。
在高速系统中，时钟或振荡器波形的时序误差会限制一个数字I/O接口的最大速率。
不仅如此，它还会导致通信链路的误码率增大，甚至限制A/D转换器的动态范围。
有资料表明在3G Hz以上的系统中，时间抖动（jitter）会导致码间干扰（ISI），造成传输误码率上升。
在此趋势下，高速数字设备的设计师们也开始更多地关注时序因素。
本文向数字设计师们介绍了抖动的基本概念，分析了它对系统性能的影响，并给出了能够将相位抖动降至最低的常用电路技术。
本文介绍了时间抖动（jitter）的概念及其分析方法。
在数字通信系统，特别是同步系统中，随着系统时钟频率的不断提高，时间抖动成为影响通信质量的关键因素。
关键字：时间抖动、jitter、相位噪声、测量时间抖动的概念在理想情况下，一个频率固定的完美的脉冲信号（以1MHz为例）的持续时间应该恰好是1us，每500n s有一个跳变沿。
但不幸的是，这种信号并不存在。
如图1所示，信号周期的长度总会有一定变化，从而导致下一个沿的到来时间不确定。
这种不确定就是抖动。
抖动是对信号时域变化的测量结果，它从本质上描述了信号周期距离其理想值偏离了多少。
在绝大多数文献和规范中，时间抖动（jitter）被定义为高速串行信号边沿到来时刻与理想时刻的偏差，所不同的是某些规范中将这种偏差中缓慢变化的成分称为时间游走（wander），而将变化较快的成分定义为时间抖动（jitter）。
图1 时间抖动示意图1．时间抖动的分类抖动有两种主要类型：确定性抖动和随机性抖动。
确定性抖动是由可识别的干扰信号造成的，这种抖动通常幅度有限，具备特定的（而非随机的）产生原因，而且不能进行统计分析。
随机抖动是指由较难预测的因素导致的时序变化。
例如，能够影响半导体晶体材料迁移率的温度因素，就可能造成载子流的随机变化。
微电子电路中的时钟信号抖动分析与优化方法研究
微电子电路中的时钟信号抖动分析与优化方法研究引言：时钟信号在微电子电路中起着至关重要的作用，它是整个系统的节拍，负责同步各个模块的工作。
然而，由于各种因素的干扰，时钟信号会产生抖动，导致系统性能下降。
因此，对时钟信号的抖动进行分析和优化成为微电子电路设计中的重要课题。
一、时钟信号抖动的来源时钟信号抖动是指时钟信号的周期性变化，主要有以下几个来源：1. 环境干扰：温度变化、电磁辐射等环境因素会对时钟信号产生影响，导致抖动。
2. 电源噪声：电源的不稳定性会引起时钟信号的抖动。
3. 器件非线性：微电子器件的非线性特性会对时钟信号产生影响，引起抖动。
4. 时钟信号传输线路：传输线路的噪声、阻抗不匹配等因素也会导致时钟信号的抖动。
二、时钟信号抖动的影响时钟信号抖动对微电子电路的性能有着重要的影响，主要体现在以下几个方面：1. 时序错误：时钟信号抖动会导致时序错误，使得电路无法按照设计要求正常工作。
2. 时钟偏移：时钟信号抖动会引起时钟频率的偏移，导致电路的时钟周期不稳定。
3. 噪声干扰：时钟信号抖动会引入噪声，影响电路的信号完整性和稳定性。
4. 能耗增加：时钟信号抖动会导致电路频繁切换，增加功耗。
三、时钟信号抖动分析方法为了准确分析时钟信号的抖动情况，可以采用以下几种方法：1. 时钟抖动测量仪器：使用专门的时钟抖动测量仪器，通过测量时钟信号的抖动参数，如峰峰值、均方根值等，来评估抖动情况。
2. 时钟抖动仿真工具：利用电路仿真软件，对时钟信号进行仿真分析，得到时钟信号的波形和频谱，进而分析抖动情况。
3. 时钟抖动模型：建立时钟信号的抖动模型，通过数学方法进行分析，得到时钟信号的抖动特性。
四、时钟信号抖动优化方法为了降低时钟信号的抖动，可以采用以下几种优化方法：1. 电源和地线设计：合理设计电源和地线，减小电源噪声对时钟信号的影响。
2. 环境隔离：采用屏蔽罩、隔离层等措施，减少环境因素对时钟信号的干扰。
3. 时钟信号传输线路设计：采用匹配阻抗、减小传输线路长度等措施，降低传输线路对时钟信号的影响。
时域时钟抖动分析(一)
时域时钟抖动分析(一)本页仅作为文档封面，使用时可以删除This document is for reference only-rar21year.March时域时钟抖动分析（一）新型的高速ADC 都具备高模拟输入带宽（约为最大采样频率的3 到6 倍），因此它们可以用于许多欠采样应用中。
ADC 设计的最新进展极大地扩展了可用输入范围，这样系统设计人员便可以去掉至少一个中间频率级，从而降低成本和功耗。
在欠采样接收机设计中必须要特别注意采样时钟，因为在一些高输入频率下时钟抖动会成为限制信噪比(SNR) 的主要原因。
本系列文章共有三部分，“第1 部分”重点介绍如何准确地估算某个时钟源的抖动，以及如何将其与ADC 的孔径抖动组合。
在“第2 部分”中，该组合抖动将用于计算ADC 的SRN，然后将其与实际测量结果对比。
“第3 部分”将介绍如何通过改善ADC 的孔径抖动来进一步增加ADC 的SNR，并会重点介绍时钟信号转换速率的优化。
采样过程回顾根据Nyquist-Shannon 采样定理，如果以至少两倍于其最大频率的速率来对原始输入信号采样，则其可以得到完全重建。
假设以100 MSPS 的速率对高达10MHz 的输入信号采样，则不管该信号是位于1 到10MHz 的基带（首个Nyquist 区域），还是在100 到110MHz 的更高Nyquist 区域内欠采样，都没关系（请参见图1）。
在更高（第二个、第三个等）Nyquist 区域中采样，一般被称作欠采样或次采样。
然而，在ADC 前面要求使用抗混叠过滤，以对理想Nyquist 区域采样，同时避免重建原始信号过程中产生干扰。
图1 100MSPS 采样的两个输入信号显示了混叠带来的相同采样点时域抖动仔细观察某个采样点，可以看到计时不准（时钟抖动或时钟相位噪声）是如何形成振幅变化的。
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时域时钟抖动分析(一)新型的高速ADC 都具备高模拟输入带宽(约为最大采样频率的3 到6 倍),因此它们可以用于许多欠采样应用中。
ADC 设计的最新进展极大地扩展了可用输入范围,这样系统设计人员便可以去掉至少一个中间频率级,从而降低成本与功耗。
在欠采样接收机设计中必须要特别注意采样时钟,因为在一些高输入频率下时钟抖动会成为限制信噪比(SNR) 的主要原因。
本系列文章共有三部分,“第1 部分”重点介绍如何准确地估算某个时钟源的抖动,以及如何将其与ADC 的孔径抖动组合。
在“第2 部分”中,该组合抖动将用于计算ADC 的SRN,然后将其与实际测量结果对比。
“第3 部分”将介绍如何通过改善ADC 的孔径抖动来进一步增加ADC 的SNR,并会重点介绍时钟信号转换速率的优化。
采样过程回顾根据Nyquist-Shannon 采样定理,如果以至少两倍于其最大频率的速率来对原始输入信号采样,则其可以得到完全重建。
假设以100 MSPS 的速率对高达10MHz 的输入信号采样,则不管该信号就是位于1 到10MHz 的基带(首个Nyquist 区域),还就是在100 到110MHz 的更高Nyquist 区域内欠采样,都没关系(请参见图1)。
在更高(第二个、第三个等)Nyquist 区域中采样,一般被称作欠采样或次采样。
然而,在ADC 前面要求使用抗混叠过滤,以对理想Nyquist 区域采样,同时避免重建原始信号过程中产生干扰。
图1 100MSPS 采样的两个输入信号显示了混叠带来的相同采样点时域抖动仔细观察某个采样点,可以瞧到计时不准(时钟抖动或时钟相位噪声)就是如何形成振幅变化的。
由于高Nyquist 区域(例如,f1 = 10 MHz 到f2 = 110 MHz)欠采样带来输入频率的增加,固定数量的时钟抖动自理想采样点产生更大数量的振幅偏差(噪声)。
另外,图2表明时钟信号自身转换速率对采样时间的变化产生了影响。
转换速率决定了时钟信号通过零交叉点的快慢。
换句话说,转换速率直接影响ADC 中时钟电路的触发阈值。
图2 时钟抖动形成更多快速输入信号振幅误差如果ADC 的内部时钟缓冲器上存在固定数量的热噪声,则转换速率也转换为计时不准,从而降低了ADC 的固有窗口抖动。
,窗口抖动与时钟抖动(相位噪声)没有一点关系,但就是这两种抖动分量在采样时间组合在一起。
图3 还表明窗口抖动随转换速率降低而增加。
转换速率一般直接取决于时钟振幅。
时钟抖动导致的SNR 减弱有几个因素会限制ADC 的SNR,例如:量化噪声(管线式转换器中一般不明显)、热噪声(其在低输入频率下限制SNR),以及时钟抖动(SNRJitter)(请参见下面方程式1)。
SNRJitter 部分受到输入频率fIN(取决于Nyquist 区域)的限制,同时受总时钟抖动量tJitter的限制,其计算方法如下:SNRJitter[dBc]=-20×log(2π×fIN×tJitter) (2)正如我们预计的那样,利用固定数量的时钟抖动,SNR 随输入频率上升而下降。
图4 描述了这种现象,其显示了400 fs 固定时钟抖动时一个14 位管线式转换器的SNR。
如果输入频率增加十倍,例如:从10MHz 增加到100MHz,则时钟抖动带来的最大实际SNR 降低20dB。
如前所述,限制ADC SNR 的另一个主要因素就是ADC 的热噪声,其不随输入频率变化。
一个14 位管线式转换器一般有~70 到74 dB 的热噪声,。
我们可以在产品说明书中找到ADC 的热噪声,其相当于最低指定输入频率(本例中为10MHz)的SNR,其中时钟抖动还不就是一个因素。
让我们来对一个具有400 fs 抖动时钟电路与~73 dB 热噪声的14 位ADC 进行分析。
低输入频率(例如:10MHz 等)下,该ADC 的SNR 主要由其热噪声定义。
由于输入频率增加,400-fs 时钟抖动越来越占据主导,直到~300 MHz 时完全接管。
尽管相比10MHz 的SNR,100MHz 输入频率下时钟抖动带来的SNR 每十倍频降低20dB,但就是总SNR 仅降低~3、5 dB(降至69、5dB),因为存在73-dB 热噪声(请参见图5):现在,很明显,如果ADC 的热噪声增加,对高输入频率采样时时钟抖动便非常重要。
例如,一个16 位ADC 具有~77 到80 dB 的热噪声层。
根据图4 所示曲线图,为了最小化100MHz 输入频率SNR 的时钟抖动影响,时钟抖动需为大约150 fs 或更高。
确定采样时钟抖动如前所述,采样时钟抖动由时钟的计时不准(相位噪声)与ADC 的窗口抖动组成。
这两个部分结合组成如下:我们在产品说明书中可以找到ADC 的孔径口抖动(aperture jitter)。
这一值一般与时钟振幅或转换速率一起指定,记住这一点很重要。
低时钟振幅带来低转换速率,从而增加窗口抖动。
时钟输入抖动时钟链(振荡器、时钟缓冲器或PLL)中器件的输出抖动一般规定在某个频率范围内,该频率通常偏离于基本时钟频率10 kHz 到20 MHz(单位也可以就是微微秒或者绘制成相位噪声图),可以将其整合到一起获取抖动信息。
但就是,低端的10kHz 与高端的20MHz 有时并非正确的使用边界,因为它们调试依赖于其她系统参数,我们将在后面进行详细介绍。
图6 描述了设置正确整合限制的重要性,图中的相位噪声图以其每十倍频抖动内容覆盖。
我们可以瞧到,如果将下限设定为100-Hz 或10kHz 偏移,则产生的抖动便极为不同。
同样地,例如,设置上整合限制为10 或20MHz,可得到相比100MHz 设置极为不同的结果。
图5 产生的ADC SNR 受热噪声与时钟抖动的限制图6 每十倍频计算得到的时钟相位噪声抖动影响确定正确的整合下限在采样过程中,输入信号与采样时钟信号混频在一起,包括其相位噪声。
当进行输入信号FFT 分析时,主FFT 容器(bin)集中于输入信号。
采样信号周围的相位噪声(来自时钟或输入信号)决定了邻近主容器的一些容器的振幅,。
因此,小于1/2 容器尺寸的偏频的所有相位噪声都集中于输入信号容器中,且未增加噪声。
因此,相位噪声整合带宽下限应设定为1/2 FFT 容器尺寸。
FFT 容器尺寸计算方法如下:为了进一步描述该点,我们利用两个不同的FFT尺寸—131,072 与1,048,576 点,使用ADS54RF63 进行实验。
采样速率设定为122、88MSPS,而图8 则显示了时钟相位噪声。
我们将一个6-MHz、宽带通滤波器添加到时钟输入,以限制影响抖动的宽带噪声数量。
选择1-GHz 输入信号的目的就是确保SNR 减弱仅由于时钟抖动。
图8 表明两个FFT 尺寸的1/2 容器尺寸到40MHz 相位噪声整合抖动结果都极为不同,而“表1”的SNR 测量情况也反映这种现象。
图7 近区相位噪声决定主容器附近FFT 容器的振幅设置正确的整合上限图6 所示相位噪声图抖动贡献量为~360 fs,其频率偏移为10 到100MHz 之间。
这比100Hz 到10MHz 之间偏移的所有~194 fs 抖动贡献值要大得多。
因此,所选整合上限可极大地影响计算得到的时钟抖动,以及预计SNR匹配实际测量的好坏程度。
要确定正确的限制,您必须记住采样过程中非常重要的事情就是:来自其她尼奎斯特区域的时钟信号伪带内噪声与杂散,正如其出现在输入信号时表现的那样。
因此,如果时钟输入的相位噪声不受频带限制,同时没有高频规律性衰减,则整合上限由变压器(如果使用的话)带宽与ADC 自身的时钟输入设定。
一些情况下,时钟输入带宽可以非常大;例如,ADS54RF63 具有~2 GHz 的时钟输入带宽,旨在允许高时钟转换速率的高阶谐波。
若想要验证时钟相位噪声就是否需要整合至时钟输入带宽,则需建立另一个实验。
ADS54RF63 再次工作在122、88 MSPS,其输入信号为1GHz,以确保SNR 抖动得到控制。
我们利用一个RF 放大器,生成50MHz 到1GHz 的宽带白噪声,并将其添加至采样时钟,。
之后,我们使用几个不同低通滤波器(LPF) 来限制添加至时钟信号的噪声量。
ADS54RF63 的时钟输入带宽为~2 GHz,但由于RF 放大器与变压器都具有~1 GHz 的3-dB带宽,因此有效3-dB 时钟输入带宽被降低至~500 MHz。
“表2”所示测得SNR 结果证实,就本装置而言,实际时钟输入带宽约为500MHz。
图10 所示FFT 对比图进一步证实了RF 放大器的宽带噪声限制了噪声层,并降低了SNR。
该实验表明,时钟相位噪声必需非常低或者带宽有限,较为理想的情况就是通过一个很窄的带通滤波器。
否则,由系统时钟带宽设定的整合上限会极大降低ADC 的SNR。
结论本文介绍了如何准确地估算采样时钟抖动,以及如何计算正确的上下整合边界。
“第2 部分”将会介绍如何使用这种估算方法来推导ADC 的SNR,以及所得结果与实际测量结果的对比情况。