估算采样时钟抖动的办法
时钟和定时芯片降低抖动提高精度
时钟和定时芯片降低抖动提高精度时钟和定时芯片降低抖动提高精度时钟和定时芯片是现代电子产品中不可或缺的组成部分。
它们在各种应用中都具有重要的作用，如通信设备、计算机、汽车电子以及工业自动化等领域。
然而，由于各种因素的干扰，时钟和定时芯片在实际应用中可能会出现抖动问题，从而降低了精度。
本文将讨论抖动的原因以及如何通过各种方法来降低抖动，以提高时钟和定时芯片的精度。
一、抖动的原因抖动是指时钟或定时芯片在其理想频率周围产生的随机时间偏差。
其主要原因包括以下几个方面：1. 外部干扰：时钟和定时芯片可能会受到来自电源波动、信号干扰、温度变化等外部因素的干扰，从而导致抖动。
2. 设计缺陷：在时钟和定时芯片的设计中，可能存在电路设计不合理、布局问题或者材料质量等方面的缺陷，这些都可能对抖动产生影响。
3. 阻尼问题：时钟和定时芯片内部的振荡器可能存在阻尼不足的问题，从而导致抖动的产生。
4. 时钟信号传输问题：当时钟信号被传输到其他电路或系统时，可能会受到传输线路质量、噪声等因素的影响，从而引起抖动。
二、降低抖动的方法为了提高时钟和定时芯片的精度，需要采取相应的措施来降低抖动。
以下是几种常见的方法：1. 选择合适的振荡器：振荡器是时钟和定时芯片的关键组件，选择合适的振荡器对降低抖动至关重要。
一般而言，TCXO（温度补偿型晶体振荡器）和OCXO（精确温度补偿型晶体振荡器）具有较高的精度和稳定性，可用于要求较高精度的领域。
2. 优化电路设计：在时钟和定时芯片的设计过程中，需要注意电路的布局、功耗管理以及环境干扰等因素，优化电路设计可以有效减少抖动问题的发生。
3. 降低干扰影响：通过合理的防护措施，例如添加滤波电容、隔离干扰源等，可以有效降低外部干扰对时钟和定时芯片的抖动影响。
4. 传输线路优化：对于需要传输时钟信号的场景，应注意优化传输线路的设计，减少噪声干扰和信号失真，从而避免抖动问题的产生。
5. 使用校准技术：校准技术可以通过对时钟和定时芯片的输出进行实时校准，从而提高其精度和稳定性。
时钟抖动的定义与测量方式
译自： SiT-AN10007 Rev 1.2 January 2014Clock Jitter Definitions and Measurement Methods时钟抖动的定义与测量方式[译]懒兔子1 简介抖动是实际信号的一组边沿与理想信号之间的偏差（兔子：说白了，抖动就是实际情况和理想情况不一样，差别越大抖动越大）。
时钟信号的抖动通常由系统中的噪声或其他干扰因素引起。
影响因素包括热噪声、电源变化（波动）、负载的状况（负载也可以反过来影响时钟信号）、设备噪声和临近电路耦合进来的干扰。
2 抖动的分类抖动可以通过许多方式测量（不同方式测量到的抖动被分别加以定义），以下是主要的抖动分类：1. 周期抖动（Period Jitter）2. 相邻周期间的抖动（Cycle to Cycle Period Jitter）3. 长时间抖动（Long Term Jitter）4. 相位抖动（Phase Jitter）5. 单位时间间隔抖动（TIE，Time Interval Error）2.1 周期抖动周期抖动是时钟信号的实际周期长度与理想周期长度之间的偏差，测量样本为数目不定（随机）的一组周期。
如果给定一定数目的单个时钟周期，我们就可以通过测量每个周期的长度并计算平均的周期长度，以及这些时钟周期的标准差和峰峰值（peak-to-peak value）。
这里所说的标准差和峰峰值也分别被称为RMS抖动和Pk-Pk周期抖动。
许多文献将周期抖动直接定义为被测时钟周期与理想周期之间的误差。
但是真实情况下很难对理想周期进行量化。
如果我们用示波器观察一个标称100MHz的晶振，测得的平均时钟周期却可能是9.998ns，而不是理想的10ns。
所以退而求其次，通常将平均周期作为理想周期看待（兔子：因为实际周期都是在理想值周围按照一定规律分布的，如果测量时间足够长，得到的平均值就可以非常接近理想值）。
2.1.1 周期抖动的应用周期抖动对于计算数字系统的时序裕量十分有用。
相位噪声和抖动的概念及其估算方法
相位噪声和抖动的概念及其估算方法相位噪声是指信号相位的随机变化，包括相位偏移和频率变化。
它可以由信号在频率上扩展的能量来描述。
相位噪声对于许多系统来说是非常严重的问题，因为它会导致信号失真，限制系统的精度和性能。
相位噪声可以通过将信号与参考信号进行比较来测量，通常使用频谱分析法来估算。
抖动是指信号周期性的时移变化，通常是由于时钟信号的不稳定性引起的。
抖动可以看作是相位噪声的一种特殊形式，但它更关注短期和周期性的时间偏移。
抖动可以通过测量信号上相邻周期的时间差来估算。
1.频谱分析法：这是最常用的相位噪声估算方法。
通过将信号与参考信号进行频谱分析，可以得到相位噪声的频谱密度。
频谱密度描述了信号在不同频率上的相位随机变化程度，从而提供了相位噪声的估计。
2.相位瞬时法：相位瞬时法通过观察信号上相邻采样点之间的相位差异来估算相位噪声。
它可以通过计算信号的瞬时相位和瞬时频率来获得。
3.时隙法：时隙法是一种抖动估算方法，通过测量信号在不同时钟周期上的时间差异来估计抖动。
它可以使用高精度的时钟信号对待测信号进行采样，然后利用时隙间的时间差来计算抖动。
4.皮亚诺法：皮亚诺法是一种抖动估算方法，通过测量信号在一段时间内的累积相位偏移来估计抖动。
它利用计时器和参考时钟来测量信号的周期和时钟周期之间的偏移，从而计算抖动。
以上方法只是相位噪声和抖动的估算方法中的一部分，根据不同的应用和实际需求，还可以使用其他方法来进行估算。
在实际应用中，为了获得准确的估算结果，通常需要考虑到噪声的频率范围、采样率和信号特性等因素，选择合适的估算方法和参数。
相位噪声和抖动的估算是一个相对复杂的问题，在实际应用中需要结合具体情况进行综合考虑和分析。
采样时钟抖动的原因及其对ADC信噪比的影响与抖动时钟电路设计
采样时钟抖动的原因及其对ADC信噪比的影响与抖动时钟电路设计较多，主要包括热噪声、ADC 电源的纹波、参考电平的纹波、采样时钟抖动引起的相位噪声以及量化错误引起的噪声等。
除由量化错误引入的噪声不可避免外，可以采取许多措施以减小到达ADC 前的噪声功率，如采用噪声性能较好的放大器、合理的电路布局、合理设计采样时钟产生电路、合理设计ADC 的供电以及采用退耦电容等。
本文主要讨论采样(a)12 位ADC 理想信噪比(b)AD9245 实测信噪比时钟抖动对ADC 信噪比的影响采样时钟的抖动是一个短期的、非积累性变量，表示数字信号的实际定时位置与其理想位置的时间偏差。
时钟源产生的抖动会使ADC 的内部电路错误地触发采样时间，结果造成模拟输入信号在幅度上的误采样，从而恶化ADC 的信噪比。
在时钟抖动给定时，可以利用下面的公式计算出ADC 的最大信噪比：根据公式(2)，由时钟抖动的产生机制直接测量时钟抖动是比较困难的，一般采用间接测量的方法，为此本节首先给出时钟抖动的产生机制。
时钟抖动是由时钟产生电路(一般是基于低相位噪声压控振荡器的锁相环路)内部各种噪声源所引起的，例如热噪声(主要是压控振荡器输出信号的热噪声基底)、相位噪声和杂散噪声等，理论分析表明：当所需产生的频率较高时，相位噪声和杂散噪声对时钟抖动的恶化并不明显。
一般来说，VCO 输出级放大器的热噪声基底可以看成有限带宽的高斯白噪声，其有效带宽大约为工作频率的两倍。
当VCO 正确地调谐到需要的输出频率时，噪声基底对抖动的影响可以用下面的公式计算：式中f0 是振荡器的中心频率，f 表示相对于中心频率的偏移，L(f)是在频率偏移f 处的相位噪声(单位是dBc/Hz)。
为了进一步改进系统的性能，人们往往在VCO 的输出端使用一个频率响应类似于带通滤波器的功率匹配网络，这对带宽外的噪声有一定的衰减作用。
这样，就能够利用从0 Hz 到f0 区间内的积分估算最差情况下的噪声，该范围以外的噪声被大大削弱，可以忽略，因为从0 到f0 范围内的噪声基底是平滑的，L(f)可视为常数，于是公式(3)简化为：故由噪声基底引起的边沿时钟抖动为：理论上可以认为从锁相环路输出信号的相位噪声特性同VCO 特性基本一致，但实际的锁相电路会引入一定的噪声，而VCO 输出放大器也会使产生的时钟信号的相位噪声特性变差。
时钟抖动测试方法
时钟抖动测试方法
时钟抖动测试是一种用于测试时钟稳定性的方法。
时钟抖动是指时钟
信号在短时间内发生的微小波动，这种波动可能会导致系统出现错误。
因此，时钟抖动测试对于保证系统的稳定性和可靠性非常重要。
时钟抖动测试的方法有很多种，下面介绍一种常用的方法：
1. 准备测试设备：需要一台高精度的频率计和一台信号发生器。
2. 设置信号发生器：将信号发生器的频率设置为需要测试的时钟频率，并将输出信号连接到频率计上。
3. 测量时钟频率：使用频率计测量时钟的频率，并记录下来。
4. 生成测试信号：使用信号发生器生成一个频率为1Hz的正弦波信号，并将其连接到示波器上。
5. 观察示波器波形：在示波器上观察正弦波信号的波形，如果波形出
现了明显的抖动，则说明时钟存在抖动问题。
6. 分析测试结果：根据示波器上观察到的波形，可以分析出时钟的抖
动情况。
如果抖动很小，则说明时钟稳定性较好；如果抖动较大，则需要进一步调整时钟频率或者更换时钟源。
需要注意的是，时钟抖动测试需要在实验室等稳定的环境下进行，避免外界干扰对测试结果的影响。
此外，测试时钟的频率应该尽量接近实际使用时钟的频率，以保证测试结果的准确性。
总之，时钟抖动测试是一项非常重要的测试工作，可以帮助我们保证系统的稳定性和可靠性。
通过上述方法进行测试，可以有效地检测时钟抖动问题，并及时采取措施进行调整，从而提高系统的性能和可靠性。
如何估算采样时钟抖动
如何估算采样时钟抖动
ADC 设计的最新进展极大地扩展了可用输入范围，这样系统设计人员便可以去掉至少一个中间频率级，从而降低成本和功耗。
在欠采样接收机设计中必须要特别注意采样时钟，因为在一些高输入频率下时钟抖动会成为限制信噪比(SNR) 的主要原因。
本文章重点介绍如何准确地估算某个时钟源的抖动，以及如何将其与ADC 的孔径抖动组合。
采样过程回顾
根据Nyquist-Shannon 采样定理，如果以至少两倍于其最大频率的速率来对原始输入信号采样，则其可以得到完全重建。
假设以100 MSPS 的速率对高达10MHz 的输入信号采样，则不管该信号是位于 1 到10MHz 的基带(首个Nyquist 区域)，还是在100 到110MHz 的更高Nyquist 区域内欠采样，都没关系(请参见图1)。
图1 100MSPS 采样的两个输入信号显示了混叠带来的相同采样点 。
抖动测量三种方法[1]
![抖动测量三种方法[1]](https://img.taocdn.com/s3/m/be3485fffab069dc5022015a.png)
TEST & MEASUREMENT75TEST & MEASUREMENTｗｗｗ．ｅｅｐｗ．ｃｏｍ．ｃｎ ２００３．８／上半月测试测量抖动测量三种方法图１ 每种测量抖动的仪器可处理的位率图２ 取样位在眼图中心可获只要测试数据通信ＩＣ或测试电信网络，就需要测试抖动。
抖动是应该呈现的数字信号沿与实际存在沿之间的差。
时钟抖动可导致电和光数据流中的偏差位，引起误码。
测量时钟抖动和数据信号就可揭示误码源。
测量和分析抖动可借助三种仪器：误码率（ＢＥＲ）测试仪，抖动分析仪和示波器（数字示波器和取样示波器）。
图１示出每种仪器能处理的位率。
选用哪种仪器取决于应用，即电或光、数据通信以及位率。
因为抖动是误码的主要原因，所以，首先需要测量的是ＢＥＲ。
若网络、网络元件、子系统或ＩＣ的ＢＥＲ超过可接受的限制，则必须找到误差源。
大多数工程技术人员希望用仪器组合来跟踪抖动问题，先用ＢＥＲ测试仪、然后用抖动分析仪或示波器来隔离误差源。
ＢＥＲ测试仪制造商需要测量其产品的ＢＥＲ，以保证产品符合电信标准。
当需要表征数据通信元件和系统时，ＢＥＲ测试对于测试高速串行数据通信设备也是主要的。
ＢＥＲ测试仪发送一个称之为伪随机位序列（ＰＲＢＳ）的预定义数据流到被测系统或器件。
然后，取样接收数据流中的每一位，并对照所希望的ＰＲＢＳ图形检查输入位。
因此，ＢＥＲ测试仪可以进行严格的ＢＥＲ测量，有些是抖动分析仪或示波器不可能做到的。
尽管ＢＥＲ测试仪可进行精确的ＢＥＲ测量，但是，对于１０－１２ＢＥＲ（每１０１２位为１位误差）精度的网络或器件测试需数小时。
为了把测试时间从数小时缩短为几分钟，ＢＥＲ测试仪采用“ＢＥＲＴ ｓｃａｎ”技术，此技术用统计技术来预测ＢＥＲ。
图２示出此技术用熟悉的眼图做为基准是如何工作的。
可以编程ＢＥＲ测试仪在位时间（称之为“单位间隔”或“ＵＩ”）的任何点取样输入位。
图２中眼图下方的图往往称之为“澡盆”曲线，表示ＢＥＲ是取样位置的函数。
时钟的抖动及相噪分析
时钟的抖动及相噪分析动测量一直被称为示波器测试测量的最高境界。
传统最直观的抖动测量方法是利用余辉来查看波形的变化。
后来演变为高等数学概率统计上的艰深问题，抖动测量结果准还是不准的问题就于是变得更加复杂。
时钟的特性可以用频率计测量频率的稳定度，用频谱仪测量相噪，用示波器测量TIE抖动、周期抖动、cycle-cycle抖动。
但是时域测量方法和频域测量方法的原理分别是什么? TIE抖动和相噪抖动之间的关系到底是怎么推导的呢? ScopeArt先生就常遇到类似的问题，为此，特向本文作者主动邀稿。
作者是高人，但很低调。
他为此文花费了很多时间，最终奉献给大家的这篇文章很干货。
希望对仍然纠结在抖动的迷雾中的朋友们有所启发。
抖动是衡量时钟性能的重要指标，抖动一般定义为信号在某特定时刻相对于其理想位置的短期偏移。
这个短期偏移在时域的表现形式为抖动(下文的抖动专指时域抖动)，在频域的表现形式为相噪。
本文主要探讨下时钟抖动和相噪以及其测量方法，以及两者之间的关系。
1、抖动介绍抖动是对时域信号的测量结果，反映了信号边沿相对其理想位置偏离了多少。
抖动有两种主要成分：确定性抖动和随机抖动。
确定性抖动是可以重复和预测的，其峰峰值是有界的，通常意义上的DJ是指其pk-pk值;随机抖动是不能预测的定时噪声，分析时一般使用高斯分布来近似表征，理论上可以偏离中间值无限大，所以随机抖动是没有峰到峰边界的，通常意义上的RJ指标是指其RMS值，可以根据其RMS值推算其在一定误码率时的值。
目前最常用的分析方法是使用双狄拉克模型。
该模型假定概率密度函数两侧的尾部是服从高斯分布的，高斯分布很容易模拟，并且可以向下推算出较低的概率分布。
总抖动是RJ和DJ概率密度函数的卷积。
但是，业界对于高斯分布能否精确地描绘随机抖动直方图的尾部还存在争议。
真正的随机抖动是遵守高斯分布的，但实际的测量中多个低幅度的DJ会卷积到一个分布函数，这导致测量出的概率密度分布的中心接近高斯分布，而尾部却夹杂了一些DJ。
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估算采样时钟抖动的办法
ADC设计的最新进展极大地扩展了可用输入范围，这样系统设计人员便可以去掉至少一个中间频率级，从而降低成本和功耗。
在欠采样接收机设计中必须要特别注意采样时钟，因为在一些高输入频率下时钟抖动会成为限制信噪比(SNR)的主要原因。
本文章重点介绍如何准确地估算某个时钟源的抖动，以及如何将其与ADC的孔径抖动组合。
采样过程回顾
根据Nyquist-Shannon采样定理，如果以至少两倍于其最大频率的速率来对原始输入信号采样，则其可以得到完全重建。
假设以100MSPS的速率对高达10MHz的输入信号采样，则不管该信号是位于1到10MHz的基带(首个Nyquist区域)，还是在100到110MHz的更高Nyquist区域内欠采样，都没关系(请参见图1)。
图1100MSPS采样的两个输入信号显示了混叠带来的相同采样点
在更高(第二个、第三个等)Nyquist区域中采样，一般被称作欠采样或次采样。
然而，在ADC前面要求使用抗混叠过滤，以对理想Nyquist区域采样，同时避免重建原始信号过程中产生干扰。
时域抖动
仔细观察某个采样点，可以看到计时不准(时钟抖动或时钟相位噪声)是如何形成振幅变化的。
由于高Nyquist区域(例如，f1=10MHz到f2=110MHz)欠采样带来输入频率的增加，固定数量的时钟抖动自理想采样点产生更大数量的振幅偏差(噪声)。
另外，图2表明时钟信号自身转换速率对采样时间的变化产生了影响。
转换速率决定了时钟信号通过零交叉点的快慢。
换句话说，转换速率直接影响ADC中时钟电路的触发阈值。
图2时钟抖动形成更多快速输入信号振幅误差
如果ADC的内部时钟缓冲器上存在固定数量的热噪声，则转换速率也转换为计时不准，从而降低了ADC的固有窗口抖动。
如图3所示，窗口抖动与时钟抖
动(相位噪声)没有一点关系，但是这两种抖动分量在采样时间组合在一起。
图3ADC的窗口抖动
图3还表明窗口抖动随转换速率降低而增加。
转换速率一般直接取决于时钟振幅。
时钟抖动导致的SNR减弱
有几个因素会限制ADC的SNR，例如：量化噪声(管线式转换器中一般不明显)、热噪声(其在低输入频率下限制SNR)，以及时钟抖动(SNRJitter)(请参见下面方程式1)。
SNRJitter部分受到输入频率fIN(取决于Nyquist区域)的限制，同时受总时钟抖动量tJitter的限制，其计算方法如下：
SNRJitter[dBc]=-20×log(2π×fIN×tJitter)??(2)
正如我们预计的那样，利用固定数量的时钟抖动，SNR随输入频率上升而下降。
图4描述了这种现象，其显示了400fs固定时钟抖动时一个14位管线式转换
器的SNR。
如果输入频率增加十倍，例如：从10MHz增加到100MHz，则时钟抖动带来的最大实际SNR降低20dB。
图4SNR随输入频率上升而下降
如前所述，限制ADC SNR的另一个主要因素是ADC的热噪声，其不随输入频率变化。
一个14位管线式转换器一般有~70到74dB的热噪声，如图4所示。
我们可以在产品说明书中找到ADC的热噪声，其相当于最低指定输入频率(本例中为10MHz)的SNR，其中时钟抖动还不是一个因素。
让我们来对一个具有400fs抖动时钟电路和~73dB热噪声的14位ADC进行分析。
低输入频率(例如：10MHz等)下，该ADC的SNR主要由其热噪声定义。
由于输入频率增加，400-fs时钟抖动越来越占据主导，直到~300MHz时完全接管。
尽管相比10MHz的SNR，100MHz输入频率下时钟抖动带来的SNR每十倍频降低20dB，但是总SNR仅降低~3.5dB(降至69.5dB)，因为存在73-dB热噪声(请参见图5)：
图5产生的ADC SNR受热噪声和时钟抖动的限制
现在，很明显，如果ADC的热噪声增加，对高输入频率采样时时钟抖动便非常重要。
例如，一个16位ADC具有~77到80dB的热噪声层。
根据图4所示曲线图，为了最小化100MHz输入频率SNR的时钟抖动影响，时钟抖动需为大约150fs或更高。
确定采样时钟抖动
如前所述，采样时钟抖动由时钟的计时不准(相位噪声)和ADC的窗口抖动组成。
这两个部分结合组成如下：
我们在产品说明书中可以找到ADC的孔径口抖动(aperture jitter)。
这一值一般与时钟振幅或转换速率一起指定，记住这一点很重要。
低时钟振幅带来低转换速率，从而增加窗口抖动。
时钟输入抖动
时钟链(振荡器、时钟缓冲器或PLL)中器件的输出抖动一般规定在某个频率范围
内，该频率通常偏离于基本时钟频率10kHz到20MHz(单位也可以是微微秒或者绘制成相位噪声图)，可以将其整合到一起获取抖动信息。
但是，低端的10kHz 和高端的20MHz有时并非正确的使用边界，因为它们调试依赖于其他系统参数，我们将在后面进行详细介绍。
图6描述了设置正确整合限制的重要性。
图6每十倍频计算得到的时钟相位噪声抖动影响
图中的相位噪声图以其每十倍频抖动内容覆盖。
我们可以看到，如果将下限设定为100-Hz或10kHz偏移，则产生的抖动便极为不同。
同样地，例如，设置上整合限制为10或20MHz，可得到相比100MHz设置极为不同的结果。
确定正确的整合下限
在采样过程中，输入信号与采样时钟信号混频在一起，包括其相位噪声。
当进行输入信号FFT分析时，主FFT容器(bin)集中于输入信号。
采样信号周围的相位噪声(来自时钟或输入信号)决定了邻近主容器的一些容器的振幅，如图7所示。
图7近区相位噪声决定主容器附近FFT容器的振幅
因此，小于1/2容器尺寸的偏频的所有相位噪声都集中于输入信号容器中，且未增加噪声。
因此，相位噪声整合带宽下限应设定为1/2FFT容器尺寸。
FFT容器尺寸计算方法如下：
为了进一步描述该点，我们利用两个不同的FFT尺寸—131,072和1,048,576点，使用ADS54RF63进行实验。
采样速率设定为122.88MSPS，而图8则显示了时钟相位噪声。
图8时钟相位噪声
我们将一个6-MHz、宽带通滤波器添加到时钟输入，以限制影响抖动的宽带噪声数量。
选择1-GHz输入信号的目的是确保SNR减弱仅由于时钟抖动。
图8表明两个FFT尺寸的1/2容器尺寸到40MHz相位噪声整合抖动结果都极为不同，而“表1”的SNR测量情况也反映这种现象。
设置正确的整合上限
图6所示相位噪声图抖动贡献量为~360fs，其频率偏移为10到100MHz之间。
这比100Hz到10MHz之间偏移的所有~194fs抖动贡献值要大得多。
因此，所选整合上限可极大地影响计算得到的时钟抖动，以及预计SNR匹配实际测量的好坏程度。
要确定正确的限制，您必须记住采样过程中非常重要的事情是：来自其他尼奎斯特区域的时钟信号伪带内噪声和杂散，正如其出现在输入信号时表现的那样。
因此，如果时钟输入的相位噪声不受频带限制，同时没有高频规律性衰减，则整合上限由变压器(如果使用的话)带宽和ADC自身的时钟输入设定。
一些情况下，
时钟输入带宽可以非常大;例如，ADS54RF63具有~2GHz的时钟输入带宽，旨在允许高时钟转换速率的高阶谐波。
若想要验证时钟相位噪声是否需要整合至时钟输入带宽，则需建立另一个实验。
ADS54RF63再次工作在122.88MSPS，其输入信号为1GHz，以确保SNR抖动得到控制。
我们利用一个RF放大器，生成50MHz到1GHz的宽带白噪声，并将其添加至采样时钟，如图9所示。
之后，我们使用几个不同低通滤波器(LPF)来限制添加至时钟信号的噪声量。
图9加宽带白噪声的时钟相位噪声
ADS54RF63的时钟输入带宽为~2GHz，但由于RF放大器和变压器都具有~1GHz的3-dB带宽，因此有效3-dB时钟输入带宽被降低至~500MHz。
“表2”所示测得SNR结果证实，就本装置而言，实际时钟输入带宽约为500MHz。
图10所示FFT对比图进一步证实了RF放大器的宽带噪声限制了噪声层，并降低了SNR。
图10FFT对比图
该实验表明，时钟相位噪声必需非常低或者带宽有限，较为理想的情况是通过一个很窄的带通滤波器。
否则，由系统时钟带宽设定的整合上限会极大降低ADC 的SNR。
结论
本文介绍了如何准确地估算采样时钟抖动，以及如何计算正确的上下整合边界。