时钟抖动
时钟抖动的4大根本原因及3种查看途径
时钟抖动的4大根本原因及3种查看途径时钟接口阈值区间附近的抖动会破坏ADC的时序。
例如，抖动会导致ADC在错误的时间采样，造成对模拟输入的误采样，并且降低器件的信噪比（SNR）。
降低抖动有很多不同的方法，但是，在get降低抖动的方法前我们必须找到抖动的根本原因！时钟抖动，why？时钟抖动的根本原因就是时钟和ADC之间的电路噪声。
随机抖动由随机噪声引起，主要随机噪声源包括· 热噪声(约翰逊或奈奎斯特噪声)，由载流子的布朗运动引起。
· 散粒噪声，与流经势垒的直流电流有关，该势垒不连续平滑，由载流子的单独流动引起的电流脉冲所造成。
· 闪烁噪声，出现在直流电流流动时。
该噪声由携带载流子的半导体中的陷阱引起，这些载流子在释放前通常会形成持续时间较短的直流电流。
· 爆裂噪声，也称爆米花噪声，由硅表面的污染或晶格错位造成，会随机采集或释放载流子。
查看时钟信号噪声，how？确定性抖动由干扰引起，会通过某些方式使阈值发生偏移，通常受器件本身特性限制。
查看时钟信号噪声通常有三种途径：时域、频域、相位域。
咳咳，敲黑板划重点，以上三种途径的具体方法如下↓↓↓时域图图1. 抖动的时域图时钟抖动是编码时钟的样本（不同周期）间的变化，包括外部和内部抖动。
抖动引起的满量程信噪比由以下公式得出举个栗子，频率为1 Ghz，抖动为100 FS均方根值时，信噪比为64 dB。
在时域中查看时，x轴方向的编码边沿变化会导致y轴误差，幅度取决于边沿的上升时间。
孔径抖动会在ADC输出产生误差，如图2所示。
抖动可能产生于内部的ADC、外部的采样时钟或接口电路。
图2. 孔径抖动和采样时钟抖动的影响图3显示抖动对信噪比的影响。
图中显示了5条线，分别代表不同的抖动值。
x轴是满量程模拟输入频率，y轴是由抖动引起的信噪比，有别于ADC总信噪比。
图3. 时钟抖动随模拟信号增大而提升信噪比由抖动引起的信噪比和有效位数(ENOB)的关系由以下公式定义：SNR = 6.02 N + 1.76 dB其中N =有效位数。
数字系统时钟抖动
数字系统时钟抖动数字系统时钟抖动是指当数字系统的时钟信号存在不稳定性或噪声时，导致时钟信号产生微小的偏移或抖动现象。
时钟信号在数字系统中起着至关重要的作用，它用于同步各个模块的操作，确保数据的准确传输和处理。
然而，时钟抖动会对系统的性能和可靠性产生负面影响。
本文将探讨数字系统时钟抖动的原因、后果以及应对措施。
一、时钟抖动的原因1. 元器件误差：元器件的制造和使用过程中会存在一定的误差，例如晶体振荡器的频率精度、时钟发生器的稳定性等。
这些误差在时钟信号传输过程中会放大，导致时钟抖动。
2. 环境干扰：数字系统所处的环境中存在各种干扰源，如电磁波干扰、温度变化、电源波动等。
这些干扰会对时钟信号的传输和接收产生影响，进而引起时钟抖动。
3. 信号串扰：在复杂的数字系统中，各个信号线之间会存在串扰现象，即一个信号线上的电磁场对其他信号线产生影响。
当时钟信号受到其他信号线的串扰时，也会导致时钟抖动。
二、时钟抖动的后果1. 时序错误：时钟抖动可能导致时钟信号的上升沿或下降沿不准确，进而造成时序错误。
这会导致数据传输出错、计时错误等问题，严重时可能导致整个系统的崩溃。
2. 数据稳定性下降：时钟抖动会导致数据的采样和恢复不准确，使得数据的稳定性下降。
在高速数据传输中，时钟抖动可能导致数据丢失或数据错误，影响系统的可靠性和性能。
3. 时钟频率偏移：时钟抖动可能导致时钟信号的频率产生微小的偏移，进而影响系统的时钟同步和数据处理速度。
这会给系统的运行带来一定的难度和不确定性。
三、应对时钟抖动的措施1. 选择高质量的元器件：在设计和选择数字系统的元器件时，应注重其频率精度、稳定性和抗干扰能力。
采用高质量的晶体振荡器、时钟发生器等元器件，能够减小时钟抖动的概率。
2. 优化时钟布线：合理设计时钟信号的布线路径，避免与其他信号线的干扰。
尽可能使用短而直接的时钟线路，减少串扰的可能性。
3. 电磁屏蔽和滤波：对数字系统中的时钟信号进行电磁屏蔽和滤波处理，减少来自外界的干扰。
相位噪声与时钟抖动的关系(一)
相位噪声与时钟抖动的关系(一)
相位噪声与时钟抖动的关系
1. 相位噪声和时钟抖动的定义
•相位噪声：指随机的相位偏差，即信号在时间上的相对位置的不确定性。
•时钟抖动：指时钟信号的频率变化或周期性的相位变化。
2. 相位噪声和时钟抖动的关系
•相位噪声和时钟抖动是密切相关的概念，在很多场合可以互相转化和描述。
•时钟抖动可以看作是频率的相位噪声，而相位噪声可以看作是频率的时钟抖动。
•当时钟的频率相对稳定时，相位噪声的影响较小，主要表现为时钟抖动；当频率不稳定时，时钟抖动对相位的影响将显现为相位噪声。
3. 时钟抖动产生相位噪声的原因
•时钟抖动的产生原因多种多样，主要包括：
–温度变化引起的晶体振荡器频率漂移；
–电源噪声、电磁干扰导致的振荡器频率变化；
–振荡器本身的非线性特性引起的频率波动等。
•时钟抖动产生的相位噪声是由于时钟信号的频率波动导致信号在时间上的相对位置不断变化，进而产生了相位的不确定性。
4. 相位噪声对系统性能的影响
•相位噪声会影响系统的精度、稳定性和性能。
•在通信、雷达、测量等领域，相位噪声可能导致信号失真、干扰增加、测量误差等问题。
•在精密测量和频率合成等应用中，需要通过降低时钟抖动来减小相位噪声，以提高系统的精度和性能。
5. 总结
•相位噪声和时钟抖动密切相关，可以相互转化和描述。
•时钟抖动产生的相位噪声主要是由于时钟信号的频率波动引起的。
•相位噪声对系统性能的影响很大，需要降低时钟抖动来减小相位噪声。
时钟晃动的原理是什么
时钟晃动的原理是什么时钟晃动的原理可以从多个方面解释，包括重力、惯性力和电磁力等。
首先，重力是时钟晃动的重要原理之一。
根据牛顿的万有引力定律，两个物体之间的引力与它们的质量成正比，与它们之间的距离的平方成反比。
时钟的通常由钟摆组成，钟摆上方悬挂一个重物，如重锤或心轮，因而钟摆的质量较大。
当钟摆受到外力扰动，如推动或摩擦力，会引起钟摆的摆动。
受到重力的作用，钟摆摆动幅度逐渐减小，直到停止在平衡位置上。
然而，由于地球自转的缘故，地球中存在一种称为离心力的效应，它使得处于地面上的物体趋向于从地心离开。
研究者发现，通过选择合适的摆长，使得离心力恰好与引力相等，可以使得钟摆在一定条件下保持运动，稳定地晃动。
其次，惯性力也是钟摆晃动的原理之一。
牛顿第一定律指出，物体在没有外力作用下会保持匀速直线运动或静止状态。
由于钟摆的悬挂点是固定的，因此在钟摆开始运动之前，它是静止的。
然而，一旦给予钟摆足够的初速度或初动量，它就会受到惯性力的作用而开始晃动。
惯性力使得钟摆保持摆动状态，直到受到其他外力的干扰。
此外，电磁力也可以解释时钟晃动的原理。
在一些现代时钟中，使用电流通过线圈产生电磁力，以维持时钟的摆动。
电磁力是一个基于电流和磁场之间相互作用的力。
当通过线圈的电流改变时，它会产生一个磁场，然后磁场将与磁铁或磁铁铁芯中的磁场相互作用，产生一个力。
这个力可以用来控制时钟的摆动速度，使其保持稳定的晃动。
综上所述，重力、惯性力和电磁力是时钟晃动的主要原理。
重力使钟摆在一定条件下保持稳定的摆动，而惯性力使钟摆保持摆动状态，直到受到干扰。
电磁力可以通过电流和磁场之间的相互作用来控制时钟的摆动速度。
这些原理使得时钟能够准确地显示时间，并且保持稳定的晃动。
时钟和定时芯片降低抖动提高精度
时钟和定时芯片降低抖动提高精度时钟和定时芯片降低抖动提高精度时钟和定时芯片是现代电子产品中不可或缺的组成部分。
它们在各种应用中都具有重要的作用，如通信设备、计算机、汽车电子以及工业自动化等领域。
然而，由于各种因素的干扰，时钟和定时芯片在实际应用中可能会出现抖动问题，从而降低了精度。
本文将讨论抖动的原因以及如何通过各种方法来降低抖动，以提高时钟和定时芯片的精度。
一、抖动的原因抖动是指时钟或定时芯片在其理想频率周围产生的随机时间偏差。
其主要原因包括以下几个方面：1. 外部干扰：时钟和定时芯片可能会受到来自电源波动、信号干扰、温度变化等外部因素的干扰，从而导致抖动。
2. 设计缺陷：在时钟和定时芯片的设计中，可能存在电路设计不合理、布局问题或者材料质量等方面的缺陷，这些都可能对抖动产生影响。
3. 阻尼问题：时钟和定时芯片内部的振荡器可能存在阻尼不足的问题，从而导致抖动的产生。
4. 时钟信号传输问题：当时钟信号被传输到其他电路或系统时，可能会受到传输线路质量、噪声等因素的影响，从而引起抖动。
二、降低抖动的方法为了提高时钟和定时芯片的精度，需要采取相应的措施来降低抖动。
以下是几种常见的方法：1. 选择合适的振荡器：振荡器是时钟和定时芯片的关键组件，选择合适的振荡器对降低抖动至关重要。
一般而言，TCXO（温度补偿型晶体振荡器）和OCXO（精确温度补偿型晶体振荡器）具有较高的精度和稳定性，可用于要求较高精度的领域。
2. 优化电路设计：在时钟和定时芯片的设计过程中，需要注意电路的布局、功耗管理以及环境干扰等因素，优化电路设计可以有效减少抖动问题的发生。
3. 降低干扰影响：通过合理的防护措施，例如添加滤波电容、隔离干扰源等，可以有效降低外部干扰对时钟和定时芯片的抖动影响。
4. 传输线路优化：对于需要传输时钟信号的场景，应注意优化传输线路的设计，减少噪声干扰和信号失真，从而避免抖动问题的产生。
5. 使用校准技术：校准技术可以通过对时钟和定时芯片的输出进行实时校准，从而提高其精度和稳定性。
dpll时钟去抖原理
dpll时钟去抖原理
DPLL（Digital Phase-Locked Loop）是一种数字锁相环技术，用于抑制时钟抖动（jitter）的影响。
时钟抖动是由外界环境和电路噪音引起的时钟信号的不稳定性和波动性。
DPLL时钟抖动抑制原理如下：
1. 参考时钟源：DPLL系统中使用一个准确且稳定的参考时钟源作为参考信号。
这个参考时钟源通常是一个高精度的晶振或外部时钟源。
2. 相频检测器（Phase Detector）：DPLL系统中的相频检测器用于比较参考时钟和反馈时钟信号之间的相位差。
相频检测器的输出是一个对相位差大小和方向的度量。
3. 数字滤波器（Digital Filter）：相频检测器输出的相位差信号会通过数字滤波器进行滤波和处理。
数字滤波器用于平滑相频检测器输出的相位差信号，去除高频的噪声和波动。
4. 锁定环路：系统根据经过滤波的相位差信号来调整反馈时钟信号，使其与参考时钟保持同步。
调整可以通过延迟或提前反馈时钟信号来实现。
5. VCO（Voltage-Controlled Oscillator）：DPLL系统中的VCO用于产生反馈时钟信号。
调整后的相频检测器输出通过控制VCO的电压输入，以调整VCO的频率，从而使反馈时钟信号趋于与参考时钟信号同频。
6. 反馈环路：经VCO发生器产生的时钟信号经过延迟电路后反馈至相频检测器，形成闭环控制。
通过以上的反馈机制，DPLL系统可以实时对时钟抖动进行监测和调整，使得反馈时钟能够与参考时钟同频且稳定。
这样可以有效抑制时钟抖动对系统性能的影响，提高信号的稳定性和准确性。
微电子电路中的时钟信号抖动分析与优化方法研究
微电子电路中的时钟信号抖动分析与优化方法研究引言：时钟信号在微电子电路中起着至关重要的作用，它是整个系统的节拍，负责同步各个模块的工作。
然而，由于各种因素的干扰，时钟信号会产生抖动，导致系统性能下降。
因此，对时钟信号的抖动进行分析和优化成为微电子电路设计中的重要课题。
一、时钟信号抖动的来源时钟信号抖动是指时钟信号的周期性变化，主要有以下几个来源：1. 环境干扰：温度变化、电磁辐射等环境因素会对时钟信号产生影响，导致抖动。
2. 电源噪声：电源的不稳定性会引起时钟信号的抖动。
3. 器件非线性：微电子器件的非线性特性会对时钟信号产生影响，引起抖动。
4. 时钟信号传输线路：传输线路的噪声、阻抗不匹配等因素也会导致时钟信号的抖动。
二、时钟信号抖动的影响时钟信号抖动对微电子电路的性能有着重要的影响，主要体现在以下几个方面：1. 时序错误：时钟信号抖动会导致时序错误，使得电路无法按照设计要求正常工作。
2. 时钟偏移：时钟信号抖动会引起时钟频率的偏移，导致电路的时钟周期不稳定。
3. 噪声干扰：时钟信号抖动会引入噪声，影响电路的信号完整性和稳定性。
4. 能耗增加：时钟信号抖动会导致电路频繁切换，增加功耗。
三、时钟信号抖动分析方法为了准确分析时钟信号的抖动情况，可以采用以下几种方法：1. 时钟抖动测量仪器：使用专门的时钟抖动测量仪器，通过测量时钟信号的抖动参数，如峰峰值、均方根值等，来评估抖动情况。
2. 时钟抖动仿真工具：利用电路仿真软件，对时钟信号进行仿真分析，得到时钟信号的波形和频谱，进而分析抖动情况。
3. 时钟抖动模型：建立时钟信号的抖动模型，通过数学方法进行分析，得到时钟信号的抖动特性。
四、时钟信号抖动优化方法为了降低时钟信号的抖动，可以采用以下几种优化方法：1. 电源和地线设计：合理设计电源和地线，减小电源噪声对时钟信号的影响。
2. 环境隔离：采用屏蔽罩、隔离层等措施，减少环境因素对时钟信号的干扰。
3. 时钟信号传输线路设计：采用匹配阻抗、减小传输线路长度等措施，降低传输线路对时钟信号的影响。
时钟抖动测试方法
时钟抖动测试方法
时钟抖动测试是一种用于测试时钟稳定性的方法。
时钟抖动是指时钟
信号在短时间内发生的微小波动，这种波动可能会导致系统出现错误。
因此，时钟抖动测试对于保证系统的稳定性和可靠性非常重要。
时钟抖动测试的方法有很多种，下面介绍一种常用的方法：
1. 准备测试设备：需要一台高精度的频率计和一台信号发生器。
2. 设置信号发生器：将信号发生器的频率设置为需要测试的时钟频率，并将输出信号连接到频率计上。
3. 测量时钟频率：使用频率计测量时钟的频率，并记录下来。
4. 生成测试信号：使用信号发生器生成一个频率为1Hz的正弦波信号，并将其连接到示波器上。
5. 观察示波器波形：在示波器上观察正弦波信号的波形，如果波形出
现了明显的抖动，则说明时钟存在抖动问题。
6. 分析测试结果：根据示波器上观察到的波形，可以分析出时钟的抖
动情况。
如果抖动很小，则说明时钟稳定性较好；如果抖动较大，则需要进一步调整时钟频率或者更换时钟源。
需要注意的是，时钟抖动测试需要在实验室等稳定的环境下进行，避免外界干扰对测试结果的影响。
此外，测试时钟的频率应该尽量接近实际使用时钟的频率，以保证测试结果的准确性。
总之，时钟抖动测试是一项非常重要的测试工作，可以帮助我们保证系统的稳定性和可靠性。
通过上述方法进行测试，可以有效地检测时钟抖动问题，并及时采取措施进行调整，从而提高系统的性能和可靠性。
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利用相位噪声测量表征时钟抖动 来加速设计验证过程
白皮书
简介
随着数据速率的提高，时钟抖动分析的需求也在与日俱增。在高速串行数 据链路中，时钟抖动会影响发射机、传输线和接收机的数据抖动。时钟质量保 证的测量方法也在不断发展。目前的重点是针对比特误码率 (BER) 建立时钟性 能和系统性能之间的直接联系。
发射机必须用适当的因数乘以参考时钟获得数据速率，才能确定逻辑变换 定时。例如，对于 100 MHz 参考时钟和 5 Gb/s 输出信号，发射机将用 PLL 给 参考时钟乘以因数 50。PLL 乘法器不仅放大时钟抖动，还引入其自身的抖动， 主要是 PLL 压控振荡器 (VCO) 的 RJ。频率乘以因数 n 的结果是相位噪声功率 载波比乘以 n2，所以抖动迅速变大。
开关电源的噪是一个主要污染源，开关频率一般为 100 kHz 到 1 MHz。 开关电源噪声可能会注入时钟信号线路，它在左下角的图 4 中显示为 PJ。
其他周期抖动源可能是来自数据或时钟线路的干扰，或是在时钟线上的 互调产物 (见图4)。只要 PJ分量出现在远离时钟频率处，就很有可能通过插入 带通滤波器 (或低通滤波器) 来消除这些抖动。然而，当周期抖动接近时钟频率 时会遇到问题，由于很难得到高频高 Q 滤波器。参考时钟的 RJ 也一样，时钟 除法器可能增加宽带噪声，这可能会使输出时钟信号的 RJ 增加。
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要诊断各种问题，设计人员必须表征有关电路物理布局和/或工作环境下 的时钟抖动。
干扰 Rx 把时钟恢复成 主时钟
Rx 时钟 - 125 MHz
Rx 时钟 - 62.5 MHz
干扰 Tx 把时钟恢复成 主时钟
主时钟 (100 MHz)
Tx 时钟 - 1250 MHz 物理布局实例
主时钟的随 机噪声
直流电源线的 开关噪声
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在相位噪声频谱中可以看到PJ分量的毛刺。所以PJ频率知识对于诊断问 题非常有帮助。参考每个 PJ 频率的 PJ rms 也能帮您了解每个 PJ 分量对总体 时钟抖动的影响，查看去除主要 PJ 分量之后总体抖动的变化。(见图 6)
图 5. 利用相位噪声测量分析 RJ
图 6. 相位噪声测量的 PJ 频率分量 5
发射机
并行输入
序列器
x50 PLL 乘法器
ƒd = 5 GHz
ƒc= 100 MHz
时钟抖动: RJ、PJ、DCD 图 2. 时钟抖动对发射机的影响
100 MHz 参考时钟
发射机中的 PLL 乘法器具有一定的频率响应，通常是如图 3 所示的二阶 响应。非均匀频率响应会产生一个值得注意的问题: 时钟抖动实际上有什么 影响? 如果PLL 非常出色且带宽为零，那么它将过滤掉所有的时钟抖动，从而 为发射机提供无抖动时基。当然，零带宽意味着无限锁定时间，所以我们不得 不综合考虑，但是 PLL 带宽越窄，参考时钟加入数据中的抖动就越小。确定时 钟是否能在系统中正常工作且符合预期的 BER 要求，需要对抖动频谱进行详 细测试。
内置参考源
数字控制的 PLL 和实时 FFT
SΦ (f)Ref_1
SΦ (f)System_1
被测 信号
SΦ (f)DUT
SΦ (f)Ref_2
SΦ (f)System_2
NCorrelation
FFT 和关联
显示 结果
SΦ (f)Meas
交叉关联技术
SΦ (f)Meas = SΦ (f)DUT + SΦ (f)Ref_1+SΦ (f)Ref_2 +SΦ (f)System_1+ SΦ (f)System_2 NCorrelation
SerDes 并行输入 SerDes (串行器 / 解串器) 并行输入
串行数据
Tx
通道
Rx
连接用于分配时钟的点
确定逻辑交换时续 图 1. 参考时钟的作用
参考时钟
确定采样时间点
2
时钟抖动对发射机 数据抖动的影响
参考时钟是最终的系统定时源。它为发射机、已分配和未分配的时钟系统 提供时基，而接收机的时钟恢复电路可以重现参考时钟特征。现在我们将探 讨时钟抖动如何在系统发射机中进行传输。
图 4. 实际环境中的抖动源
4
通过相位噪声测量 技术表征时钟抖动
全面分析时钟信号要求达到飞秒级精度，只有相位噪声测量技术才能达到 这种精度。相位噪声分析提供两种主要测量: 相位频谱密度Sϕ (fϕ) 和相位噪声 ϕ(t)，它们根据相位噪声测量带宽限制收集时钟的所有相位信息。
在相位噪声分析仪上分析 RJ 可以完成两个重要目标。首先，通过集成RJ 频谱，可以提取预定带宽中的相应 RJ 高斯分布宽度。其次，通过分析 Sϕ，(fϕ) 的幂级数行为确定 RJ 的主要原因。(见图 5)
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白皮书还探讨了解决方案的实时测量功能，此功能可加快设计验证过程。
参考时钟在高速串行 应用中的作用
图1所示的是高速串行数据链路中的主要元器件。发射机通常将一组速率 较低的并行信号转换成串行数据流。信号经过一条包括多个背板和电缆的传输 通道进行传送。接收机通常会解释输入的串行数据，从中分离出时钟，再把串 行数据重新转换成并行数据流。在许多诸如此类的说明中，参考时钟更多地被 视为一个组成部分但不是关键部分，但是在高速串行数据系统中数据比特率可 达数吉比特，此时参考时钟是一种关键部分。通常，参考时钟的振荡速率远远 低于数据速率，并在发射机中成倍增长。发射机使用参考时钟来确定串行数据 流中的逻辑变换定时。发射的数据中包括参考时钟的特征。在接收机中可能会 出现两种不同的情况。如果未分配参考时钟，则接收机会利用锁相环 (PLL) 从 数据流中还原时钟 — 并利用该时钟定位采样时间点。如果已分配参考时钟， 则接收机会同时使用数据信号和参考时钟来定位采样点。
E5052B SSA
示波器
图 8. 利用交叉关联技术获得的出色抖动本底噪声
6
实时仿真 PLL 响应
图 9 表示直接应用于时钟相位噪声信号的 PLL 响应功能的结果。您可以 看到如何消除频谱的不同部分，使您可以分析与应用相关的抖动。E5052B 对 相位噪声测量的实时抖动分析功能可加快您的设计进程。E5052B SSA 可以 导入任何 PLL 响应函数，使您可以轻松快速地仿真设备到设备的 PLL 响应。
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通过 E5052B SSA 的 先进体系结构进行 实时抖动测量
与传统的抖动测量模式不同，带有 E5001A 软件的 E5052B SSA 可以对 相位噪声测量进行实时抖动分析。该仪器使用 PLL 提供参考源。它能够自动 检测时钟频率，在几毫秒内把内置参考源自动调谐为时钟频率，测量相位检 波器保持 PLL 所产生的噪声信号。通过可用于 100 MHz 抖动带宽测量的模拟 数字转换器 (ADC) 和用于频域数据的实时快速傅立叶变换 (FFT)，它可以以 250 MSa/s 的速率捕获噪声信号，从而能显著提高测量速度。例如，1 kHz 到 100 MHz 带宽的测量每次只需 0.3 秒。
一阶 HPF
没有 PLL 响应
一阶 HPF
总结
含有 PLL 相应
图 9. 仿真 PLL 响应
对于高速串行数据应用，时钟抖动分析的主要目的是确定参考时钟的抖动 对系统比特误码率的影响。最精确的方法是使用在时钟应用中最坏情况下发 射机 (和接收机) 的传递函数，并测量获得的时钟 RJ 和 PJ。在 E5052B 上运行 的E5001A精确时钟抖动分析软件改变了传统的抖动测量方式，它不仅能以飞 秒级分辨率对时钟抖动进行全面分析，而且具有出色的易用性和实时抖动分析 功能，可以帮助您加快设计验证过程。
图 7. Agilent E5052B 信号源分析仪的先进体系结构
利用交叉关联技术 获得前所未有的 低抖动本底噪声
E5052B 抖动测量分辨率和本底噪声非常低，通常 10 Gbps 速率时的 RJ 本底噪声仅为几飞秒。由于 ADC 的动态范围有限，且其内部参考时基的残余 抖动较大，高性能 (实时或采样) 示波器的抖动本底噪声通常在一百飞秒以上。 E5052B通过检测基带 (其中较大的载波信号已消除) 的相位噪声来保持宽动 态范围。E5052B 利用两个独立的内部测量通道之间的独特交叉关联技术， 将抖动测量极限扩大到低于其内部时基的残余抖动。(见图 7)。与目前的高性 能示波器相比，E5052B 利用这种交叉关联技术把抖动本底噪声降低了100 倍 到 1000 倍。(见图 8)