100进制计数器报告
GAL实验指导g
实验一通用阵列逻辑GAL实现基本门电路的设计一、实验目的1.了解GAL22V10的结构及其应用；2.掌握GAL器件的设计原则和一般格式；3.学会使用VHDL语言进行可编程逻辑器件的逻辑设计；4.掌握通用阵列逻辑GAL的编程、下载、验证功能的全部过程。
二、实验原理1. 通用阵列逻辑GAL22V10通用阵列逻辑GAL是由可编程的与阵列、固定（不可编程）的或阵列和输出逻辑宏单元（OLMC）三部分构成。
GAL芯片必须借助GAL的开发软件和硬件，对其编程写入后，才能使GAL芯片具有预期的逻辑功能。
GAL22V10有10个I/O口、12个输入口、10个寄存器单元，最高频率为超过100MHz。
ispGAL22V10器件就是把流行的GAL22V10与ISP技术结合起来，在功能和结构上与GAL22V10完全相同，并沿用了GAL22V10器件的标准28脚PLCC封装。
ispGAl22V10的传输时延低于7.5ns，系统速度高达100MHz以上，因而非常适用于高速图形处理和高速总线管理。
由于它每个输出单元平均能够容纳12个乘积项，最多的单元可达16个乘积项，因而更为适用大型状态机、状态控制及数据处理、通讯工程、测量仪器等领域。
ispGAL22V10的功能框图及引脚图分别见图1-1和1-2所示。
另外，采用ispGAL22V10来实现诸如地址译码器之类的基本逻辑功能是非常容易的。
为实现在系统编程，每片ispGAL22V10需要有四个在系统编程引脚，它们是串行数据输入(SDI)，方式选择(MODE)、串行输出(SDO)和串行时钟(SCLK)。
这四个ISP控制信号巧妙地利用28脚PLCC封装GAL22V10的四个空脚，从而使得两种器件的引脚相互兼容。
在系统编程电源为+5V，无需外接编程高压。
每片ispGAL22V10可以保证一万次在系统编程。
ispGAL22V10的内部结构图如图1-3所示。
2.编译、下载源文件用VHDL语言编写的源程序，是不能直接对芯片编程下载的，必须经过计算机软件对其进行编译，综合等最终形成PLD器件的熔断丝文件(通常叫做JEDEC文件，简称为JED文件)。
数字式100进制加减计数电路的工作原理及制作
数字式100进制加减计数电路的工作原理及制作工作原理1、振荡与分频：晶振X1与集成电路ICl（4060）内部的非门电路共同产生32768Hz的方波信号，经IC1进行214分频后由IC1的13脚输出频率为2Hz的方波信号，再经IC2（集成触发器74LS73）分频一次，输出1Hz的方波信号作为计数器的计数脉冲，送入到个位计数器IC4进行计数。
振荡电路中的R1为反馈电阻；其数值较大（10MΩ）有利于提高振荡频率的稳定性。
电容C1、C2与晶体构成一个谐振型网络，实现对振荡频率的控制，同时提供180度相移，从而和IC1内部的非门构成一个正反馈网络满足振荡条件，使振荡电路正常电工作。
2、计数：计数电路由二块74LS190（IC4、IC5）构成个位和十位的计数。
IC4的13脚为进位输出端/借位输出端）与IC5的14脚（计数脉冲输入端）相连，完成个位向十位进位或借位的功能。
3、译码与显示：该部分电路由两块74LS48（IC6、IC7）和两个数码管组成，IC6对个位计数电路输出的8421BCD码进行译码驱动，数码管显示，IC7对十位计数电路输出8421BCD码进行译码驱动，数码管显示。
4、控制电路：主要由三个按钮SB1、SB2、SB3和一块双JK触发器74LS73构成。
①加法计数控制：接通电源的瞬间，由于电容C4两端的电压不能突变而为0，故IC3A、IC3B的CLR=O，故两触发器清零，即1Q=2Q=O，1Q=2Q=1，2Q=0送到IC2的CLR端，使其清零，此时IC2无计数脉冲输出到计数器74LS190，又因IC3B的Q（的反）=1，该信号送到74LS190的使能控制端（CTEN），则计数器工作在保持状态，故开机后，数码显示不变。
再按一次SB2，IC4、IC5的LOAD变为低水平，使IC4、IC5处于并行输入状态，同时因A=D=U/D=0，B=C=0，故IC4、IC5的QA=QB=QC=QD=0，故显示为00（置0），再按一次SB3（启动）使IC3B获得一个下降脉冲，则IC3B输出从O翻转为1，使IC2输出计数脉冲，送至IC4，同时因IC3B的Q（的反）转为0，则IC4、IC5的CTEN=0，此时虽然C4充电后变为高电平，但IC3A无下降脉冲触、发，故其Q保持为0，则U/D=0，。
数电课设报告
数电计数报警器课设报告摘要：利用数字电子技术基础知识设计一个计数报警器，该计数报警器的设计采用的元件主要有译码器74LS247、十进制计数器74LS192、555组成的单稳态触发器。
该计数报警器计数最大值是99，当计数溢出时放出声光报警，报警时间为10秒,计数脉冲由按钮和555组成的单稳态触发器产生。
关键词:555定时器; 计数器; 触发器; 译码器；数码管1、课题设计背景1.1 了解数字电路系统的定义及组成数字电路系统一般包括输入电路、控制电路、输出电路、时钟电路和电源等.输入电路主要作用是将被控信号转换成数字信号，其形式包括各种输入接口电路。
比如数字频率计中，通过输入电路对微弱信号进行放大、整形，得到数字电路可以处理的数字信号。
模拟信号则需要通过模数转换电路转换成数字信号再进行处理。
在设计输入电路时,必须首先了解输入信号的性质，接口的条件，以设计合适的输入接口电路。
1.2 掌握时钟电路的作用及基本构成时钟电路是数字电路系统中的灵魂,它属于一种控制电路，整个系统都在它的控制下按一定的规律工作。
时钟电路包括主时钟振荡电路及经分频后形成各种时钟脉冲的电路。
比如多路可编程控制器中的555 多谐振荡电路，数字频率计中的基准时间形成电路等都属于时钟电路.设计时钟电路，应根据系统的要求首先确定主时钟的频率，并注意与其他控制信号结合产生系统所需的各种时钟脉冲。
2、设计任务目的和要求2.1 设计任务：设计一个到计数达99时报警的计数报警器2。
2 设计要求:A、设计一个计数报警器;B、计数最大值为99；C、计数达到最大时发出声光报警信号，报警时间长度为10秒，报警信号用红色LED表示；D、计数脉冲用按钮产生。
3、设计方案选取经过任务分析可得，本设计用到两片74LS192组成100进制计数，用两片74LS47来驱动两个七段共阳极数码管，需要一个电平开关作为手动脉冲控制，计数的次数由数码管显示.需要一片555定时器若干电阻、电容,构成多谐振荡器，然后用555定时器组成多谐振荡器电路产生10秒脉冲驱动扬声器和LED,以此来产生报警信号。
100进制计数器
100进制计数器
首先要制作100进制计数器，需要用到2个74LS190N计数器，两个计数器的范围都是从0~99，然而74LS190N自身就是十进制可逆计数器，所以只需要将两个74LS190N芯片级联就可以达到100进制计数器的目的了。
PL是低电平有效地，预置数允许端，PL=0，时，预置数输入端P0~P3上的数据被置入计数器。
MR是有效地复位端，MR=1时，计数器被复位，所有输出端都为低电平。
CPU是加数计时，CPD是减数计时，当CPU=CPD时，计数器处于保持状态，不计数。
TCU是进位输出端，当加数计时达到最大计数值时，即达到9时,TCU在后半个周期（CPU=0）内变成低电平，其他情况均为高电平。
TCU借位为输出端，当减数计时器计时到零时，TCU在时钟的后半个周期(CPD=0)内变成低电平，其他情况均是高电平。
为实现100进制的计数可把第一芯片的TCU,TCD分别接后一级的CPU,CPD就可以级联使用，这就达到了0~99的技术过程了。
电路仿真图：。
脉冲占空比测量设计报告讲解
设计报告课题：脉冲占空比测量设计者：***指导老师：白老师组号：第六组2014年7月20号摘要：一般我们都采用测量周期的方法测量占空比。
本设计是采用硬件的方法测量脉冲矩形波的占空比。
对被测信号进行100倍频处理，再测量信号高电平期间的脉冲个数，除于100，即为占空比，这样可较准确地测出高电平在整个周期的比例。
用计数器对高电平的脉冲进行计数。
当原信号的下降沿到来时将锁存对高电平的计数值，并送入译码显示。
用定时器控制锁存器的刷新速度，这样就可方便准确地测出该波形的占空比。
关键词: 锁相环芯片HCF4046 脉冲占空比555构成的单稳态电路100进制计数器目录1 系统设计 (3)1.1 设计要求 (3)1.2 方案论证 (3)1.2.1方案一：由锁相环、计数器构成的脉冲占空比测量 (3)1.2.2方案二：由单片机构成的脉冲占空比测量仪 (3)1.3 系统设计框图 (3)2.单元模块设计 (5)2.1 倍频单元电路 (5)2.1.1电路原理图 (5)2.1.2工作原理 (6)2.1.3参数选择 (6)2.2 计数器电路 (7)2.2.1电路原理图 (7)2.2.2工作原理 (7)2.3 单稳态电路 (8)2.3.1电路原理图 (8)2.3.2工作原理 (8)2.3.3参数选择 (9)2.4 显示电路 (9)2.4.1电路原理图 (9)2.4.2工作原理 (10)2.4.3参数选择 (10)3.系统测试 (11)4.结论 (12)5.参考文献 (12)6.附录 (13)1 系统设计1.1 设计要求（1）量程：0—99%，显示器最大显示数为 99（即99%），误差绝对值均小于1%；（2）分频率：1%；（3）被测信号频率范围：2Hz—5KHz；电源电压：+5V；（4）触发-定时电路的暂态时间由电阻R和电容C决定，其选值应保证数码管显示的读数不出现闪烁现象。
1.2 方案论证1.2.1方案一：由锁相环、计数器构成的脉冲占空比测量本方案是采用锁相环电路与100进制加法计数电路，将输入信号100倍频，通过计数器测量待测信号在高电平态的倍频的脉冲个数，该脉冲个数刚好是待测脉冲的占空比，利用锁存器与单稳态电路控制输出译码显示。
EDA实验100进制计数器
录的路径字符串中不能包含中文字符。
2007.12.2
（4）检查错误并编译
为了确保输入的逻辑正确，可以保存文件并检查 错误。步骤如下：
a. 选择 FileProjectSave & compile 选项 ，这 将保存上面编辑的文件，并检查输入程序中的错
2007.12.2
b. 选择 FileNew 菜单，或单击 ，
2007.12.2
c. 选中 Text Editor file （文本设计文件）单选按 钮。
•d.图单形击编辑ok输按入钮。弹出 •Te符xt号E编dit辑or输窗入口。 • 文本编辑输入 • 波形编辑输入
（2）输入verilog HDL程序
文件名称和文本文 件一致，扩展名为 “.scf” ，单击OK 保存激励信号编辑 结果。
2007.12.2
（2）电路仿真
电路仿真属于设计校验，包括功能仿真（前仿真） 和时序仿真（后仿真）。本设计采用功能仿真。
a. 选择MAX+plusⅡSimulator选项，弹出仿真器窗口 。
b. 单击 Start 开始仿真 。
选择初始电平为“0”，时钟周期为“20 ns”，倍数为“1” （时钟周期倍数只能为整数倍），单击 OK 确认。
2007.12.2
e. 为输入端口添加信号
选中b输入端 然后点击窗口左侧的时钟信号源图标 出现如图所示的对话框
选择初始电平为“0”，时钟周期为“20 ns”，倍数为“2” （时钟周期倍数只能为整数倍），单击 OK 确认。
2007.12.2
以计数序列覆盖所选的单个组的全部或部分波形
e. 为输入端口添加信号
数字逻辑——精选推荐
数字逻辑3)按计数增减分:加法计数器,减法计数器,加/减法计数器.7.3.1 异步计数器⼀,异步⼆进制计数器1,异步⼆进制加法计数器分析图7.3.1 由JK触发器组成的4位异步⼆进制加法计数器.分析⽅法:由逻辑图到波形图(所有JK触发器均构成为T/ 触发器的形式,且后⼀级触发器的时钟脉冲是前⼀级触发器的输出Q),再由波形图到状态表,进⽽分析出其逻辑功能.2,异步⼆进制减法计数器减法运算规则:0000-1时,可视为(1)0000-1=1111;1111-1=1110,其余类推.注:74LS163的引脚排列和74LS161相同,不同之处是74LS163采⽤同步清零⽅式.(2)CT74LS161的逻辑功能①=0时异步清零.C0=0②=1,=0时同步并⾏置数.③==1且CPT=CPP=1时,按照4位⾃然⼆进制码进⾏同步⼆进制计数.④==1且CPT·CPP=0时,计数器状态保持不变.4,反馈置数法获得N进制计数器⽅法如下:·写出状态SN-1的⼆进制代码.·求归零逻辑,即求置数控制端的逻辑表达式.·画连线图.(集成计数器中,清零,置数均采⽤同步⽅式的有74LS163;均采⽤异步⽅式的有74LS193,74LS197,74LS192;清零采⽤异步⽅式,置数采⽤同步⽅式的有74LS161,74LS160;有的只具有异步清零功能,如CC4520,74LS190,74LS191;74LS90则具有异步清零和异步置9功能.等等)试⽤CT74LS161构成模⼩于16的N进制计数器5,同步⼆进制加/减计数器⼆,同步⼗进制加法计数器8421BCD码同步⼗进制加法计数器电路分析三,集成同计数器1,集成⼗进制同步加法计数器CT74LS160(1)CT74LS160的引脚排列和逻辑功能⽰意图图7.3.3 CT74LS160的引脚排列图和逻辑功能⽰意图(2)CT74LS160的逻辑功能①=0时异步清零.C0=0②=1,=0时同步并⾏置数.③==1且CPT=CPP=1时,按照BCD码进⾏同步⼗进制计数.④==1且CPT·CPP=0时,计数器状态保持不变.2.集成⼗进制同步加/减计数器CT74LS190其逻辑功能⽰意图如教材图7.3.15所⽰.功能如教材表7.3.10所⽰.集成计数器⼩结:集成⼗进制同步加法计数器74160,74162的引脚排列图,逻辑功能⽰意图与74161,74163相同,不同的是,74160和74162是⼗进制同步加法计数器,⽽74161和74163是4位⼆进制(16进制)同步加法计数器.此外,74160和74162的区别是,74160采⽤的是异步清零⽅式,⽽74162采⽤的是同步清零⽅式.74190是单时钟集成⼗进制同步可逆计数器,其引脚排列图和逻辑功能⽰意图与74191相同.74192是双时钟集成⼗进制同步可逆计数器,其引脚排列图和逻辑功能⽰意图与74193相同.7.3.3 利⽤计数器的级联获得⼤容量N进制计数器计数器的级联是将多个计数器串接起来,以获得计数容量更⼤的N进制计数器.1,异步计数器⼀般没有专门的进位信号输出端,通常可以⽤本级的⾼位输出信号驱动下⼀级计数器计数,即采⽤串⾏进位⽅式来扩展容量.举例:74LS290(1)100进制计数器(2)64进制计数器2,同步计数器有进位或借位输出端,可以选择合适的进位或借位输出信号来驱动下⼀级计数器计数.同步计数器级联的⽅式有两种,⼀种级间采⽤串⾏进位⽅式,即异步⽅式,这种⽅式是将低位计数器的进位输出直接作为⾼位计数器的时钟脉冲,异步⽅式的速度较慢.另⼀种级间采⽤并⾏进位⽅式,即同步⽅式,这种⽅式⼀般是把各计数器的CP端连在⼀起接统⼀的时钟脉冲,⽽低位计数器的进位输出送⾼位计数器的计数控制端.举例:74161(1)60进制(2)12位⼆进制计数器(慢速计数⽅式)12位⼆进制计数器(快速计数⽅式)7.4 寄存器和移位寄存器寄存器是由具有存储功能的触发器组合起来构成的.⼀个触发器可以存储1位⼆进制代码,存放n位⼆进制代码的寄存器,需⽤n个触发器来构成.按照功能的不同,可将寄存器分为基本寄存器和移位寄存器两⼤类.基本寄存器只能并⾏送⼊数据,需要时也只能并⾏输出.移位寄存器中的数据可以在移位脉冲作⽤下依次逐位右移或左移,数据既可以并⾏输⼊,并⾏输出,也可以串⾏输⼊,串⾏输出,还可以并⾏输⼊,串⾏输出,串⾏输⼊,并⾏输出,⼗分灵活,⽤途也很⼴.7.4.1 基本寄存器概念:在数字电路中,⽤来存放⼆进制数据或代码的电路称为寄存器.1,单拍⼯作⽅式基本寄存器⽆论寄存器中原来的内容是什么,只要送数控制时钟脉冲CP上升沿到来,加在并⾏数据输⼊端的数据D0～D3,就⽴即被送⼊进寄存器中,即有:2.双拍⼯作⽅式基本寄存器(1)清零.CR=0,异步清零.即有:(2)送数.CR=1时,CP上升沿送数.即有:(3)保持.在CR=1,CP上升沿以外时间,寄存器内容将保持不变.7.4.2 移位寄存器1.单向移位寄存器四位右移寄存器:时钟⽅程:驱动⽅程:状态⽅程:右移位寄存器的状态表:输⼊现态次态Di CP1 ↑1 ↑1 ↑1 ↑0 0 0 01 0 0 01 1 0 01 1 1 01 0 0 01 1 0 01 1 1 01 1 1 1连续输⼊4个1单向移位寄存器具有以下主要特点:单向移位寄存器中的数码,在CP脉冲操作下,可以依次右移或左移.n位单向移位寄存器可以寄存n位⼆进制代码.n个CP脉冲即可完成串⾏输⼊⼯作,此后可从Q0～Qn-1端获得并⾏的n位⼆进制数码,再⽤n个CP脉冲⼜可实现串⾏输出操作.若串⾏输⼊端状态为0,则n个CP脉冲后,寄存器便被清零.2.双向移位寄存器M=0时右移M=1时左移3.集成双向移位寄存器74LS194CT74LS194的引脚排列图和逻辑功能⽰意图:CT74LS194的功能表:⼯作状态0 × × ×1 0 0 ×1 1 0 ↑1 1 1 ×异步清零保持右移左移并⾏输⼊7.4.3 移位寄存器的应⽤⼀,环形计数器1,环形计数器是将单向移位寄存器的串⾏输⼊端和串⾏输出端相连, 构成⼀个闭合的环.结构特点:,即将FFn-1的输出Qn-1接到FF0的输⼊端D0.⼯作原理:根据起始状态设置的不同,在输⼊计数脉冲CP的作⽤下,环形计数器的有效状态可以循环移位⼀个1,也可以循环移位⼀个0.即当连续输⼊CP脉冲时,环形计数器中各个触发器的Q端或端,将轮流地出现矩形脉冲.实现环形计数器时,必须设置适当的初态,且输出Q3Q2Q1Q0端初始状态不能完全⼀致(即不能全为"1"或"0"),这样电路才能实现计数, 环形计数器的进制数N与移位寄存器内的触发器个数n相等,即N=n2,能⾃启动的4位环形计数器状态图:由74LS194构成的能⾃启动的4位环形计数器时序图⼆,扭环形计数器1,扭环形计数器是将单向移位寄存器的串⾏输⼊端和串⾏反相输出端相连,构成⼀个闭合的环.实现扭环形计数器时,不必设置初态.扭环形计数器的进制数N与移位寄存器内的触发器个数n满⾜N=2n的关系结构特点为:,即将FFn-1的输出接到FF0的输⼊端D0.状态图:2,能⾃启动的4位扭环形计数器7.4.4 顺序脉冲发⽣器在数字电路中,能按⼀定时间,⼀定顺序轮流输出脉冲波形的电路称为顺序脉冲发⽣器.顺序脉冲发⽣器也称脉冲分配器或节拍脉冲发⽣器,⼀般由计数器(包括移位寄存器型计数器)和译码器组成.作为时间基准的计数脉冲由计数器的输⼊端送⼊,译码器即将计数器状态译成输出端上的顺序脉冲,使输出端上的状态按⼀定时间,⼀定顺序轮流为1,或者轮流为0.前⾯介绍过的环形计数器的输出就是顺序脉冲,故可不加译码电路即可直接作为顺序脉冲发⽣器.⼀,计数器型顺序脉冲发⽣器计数器型顺序脉冲发⽣器⼀般⽤按⾃然态序计数的⼆进制计数器和译码器构成.举例:⽤集成计数器74LS163和集成3线-8线译码器74LS138构成的8输出顺序脉冲发⽣器.⼆,移位型顺序脉冲发⽣器◎移位型顺序脉冲发⽣器由移位寄存器型计数器加译码电路构成.其中环形计数器的输出就是顺序脉冲,故可不加译码电路就可直接作为顺序脉冲发⽣器.◎时序图:◎由CT74LS194构成的顺序脉冲发⽣器见教材P233的图7.4.6和图7.4.77.5 同步时序电路的设计(略)7.6 数字系统⼀般故障的检查和排除(略)本章⼩结计数器是⼀种应⽤⼗分⼴泛的时序电路,除⽤于计数,分频外,还⼴泛⽤于数字测量,运算和控制,从⼩型数字仪表,到⼤型数字电⼦计算机,⼏乎⽆所不在,是任何现代数字系统中不可缺少的组成部分.计数器可利⽤触发器和门电路构成.但在实际⼯作中,主要是利⽤集成计数器来构成.在⽤集成计数器构成N进制计数器时,需要利⽤清零端或置数控制端,让电路跳过某些状态来获得N进制计数器.寄存器是⽤来存放⼆进制数据或代码的电路,是⼀种基本时序电路.任何现代数字系统都必须把需要处理的数据和代码先寄存起来,以便随时取⽤.寄存器分为基本寄存器和移位寄存器两⼤类.基本寄存器的数据只能并⾏输⼊,并⾏输出.移位寄存器中的数据可以在移位脉冲作⽤下依次逐位右移或左移,数据可以并⾏输⼊,并⾏输出,串⾏输⼊,串⾏输出,并⾏输⼊,串⾏输出,串⾏输⼊,并⾏输出.寄存器的应⽤很⼴,特别是移位寄存器,不仅可将串⾏数码转换成并⾏数码,或将并⾏数码转换成串⾏数码,还可以很⽅便地构成移位寄存器型计数器和顺序脉冲发⽣器等电路.在数控装置和数字计算机中,往往需要机器按照⼈们事先规定的顺序进⾏运算或操作,这就要求机器的控制部分不仅能正确地发出各种控制信号,⽽且要求这些控制信号在时间上有⼀定的先后顺序.通常采取的⽅法是,⽤⼀个顺序脉冲发⽣器来产⽣时间上有先后顺序的脉冲,以控制系统各部分协调地⼯作.顺序脉冲发⽣器分计数型和移位型两类.计数型顺序脉冲发⽣器状态利⽤率⾼,但由于每次CP信号到来时,可能有两个或两个以上的触发器翻转,因此会产⽣竞争冒险,需要采取措施消除.移位型顺序脉冲发⽣器没有竞争冒险问题,但状态利⽤率低.由JK触发器组成的4位异步⼆进制减法计数器的⼯作情况分析略.⼆,异步⼗进制加法计数器由JK触发器组成的异步⼗进制加法计数器的由来:在4位异步⼆进制加法计数器的基础上经过适当修改获得.有效状态:0000——1001⼗个状态;⽆效状态:1010～1111六个状态.三,集成异步计数器CT74LS290为了达到多功能的⽬的,中规模异步计数器往往采⽤组合式的结构,即由两个独⽴的计数来构成整个的计数器芯⽚.如:74LS90(290):由模2和模5的计数器组成;74LS92 :由模2和模6的计数器组成;74LS93 :由模2和模8的计数器组成.1.CT74LS290的情况如下.(1)电路结构框图和逻辑功能⽰意图(2)逻辑功能如下表7.3.1所⽰.注:5421码⼗进制计数时,从⾼位到低位的输出为.2,利⽤反馈归零法获得N(任意正整数)进制计数器⽅法如下:(1)写出状态SN的⼆进制代码.(2)求归零逻辑(写出反馈归零函数),即求异步清零端(或置数控制端)信号的逻辑表达式.(3)画连线图.举例:试⽤CT74LS290构成模⼩于⼗的N进制计数器.CT74LS290则具有异步清零和异步置9功能.讲解教材P215的[例7.3.1].注:CT74LS90的功能与CT74LS290基本相同.7.3.2 同步计数器⼀,同步⼆进制计数器1.同步⼆进制加法计数器2,同步⼆进制减法计数器3,集成同步⼆进制计数器CT74LS161(1)CT74LS161的引脚排列和逻辑功能⽰意图注:74LS163的引脚排列和74LS161相同,不同之处是74LS163采⽤同步清零⽅式.(2)CT74LS161的逻辑功能①=0时异步清零.C0=0②=1,=0时同步并⾏置数.③==1且CPT=CPP=1时,按照4位⾃然⼆进制码进⾏同步⼆进制计数.④==1且CPT·CPP=0时,计数器状态保持不变.4,反馈置数法获得N进制计数器⽅法如下:·写出状态SN-1的⼆进制代码.·求归零逻辑,即求置数控制端的逻辑表达式.·画连线图.(集成计数器中,清零,置数均采⽤同步⽅式的有74LS163;均采⽤异步⽅式的有74LS193,74LS197,74LS192;清零采⽤异步⽅式,置数采⽤同步⽅式的有74LS161,74LS160;有的只具有异步清零功能,如CC4520,74LS190,74LS191;74LS90则具有异步清零和异步置9功能.等等)试⽤CT74LS161构成模⼩于16的N进制计数器5,同步⼆进制加/减计数器⼆,同步⼗进制加法计数器8421BCD码同步⼗进制加法计数器电路分析三,集成同计数器1,集成⼗进制同步加法计数器CT74LS160(1)CT74LS160的引脚排列和逻辑功能⽰意图图7.3.3 CT74LS160的引脚排列图和逻辑功能⽰意图(2)CT74LS160的逻辑功能①=0时异步清零.C0=0②=1,=0时同步并⾏置数.③==1且CPT=CPP=1时,按照BCD码进⾏同步⼗进制计数.④==1且CPT·CPP=0时,计数器状态保持不变.2.集成⼗进制同步加/减计数器CT74LS190其逻辑功能⽰意图如教材图7.3.15所⽰.功能如教材表7.3.10所⽰.集成计数器⼩结:集成⼗进制同步加法计数器74160,74162的引脚排列图,逻辑功能⽰意图与74161,74163相同,不同的是,74160和74162是⼗进制同步加法计数器,⽽74161和74163是4位⼆进制(16进制)同步加法计数器.此外,74160和74162的区别是,74160采⽤的是异步清零⽅式,⽽74162采⽤的是同步清零⽅式.74190是单时钟集成⼗进制同步可逆计数器,其引脚排列图和逻辑功能⽰意图与74191相同.74192是双时钟集成⼗进制同步可逆计数器,其引脚排列图和逻辑功能⽰意图与74193相同.7.3.3 利⽤计数器的级联获得⼤容量N进制计数器计数器的级联是将多个计数器串接起来,以获得计数容量更⼤的N进制计数器.1,异步计数器⼀般没有专门的进位信号输出端,通常可以⽤本级的⾼位输出信号驱动下⼀级计数器计数,即采⽤串⾏进位⽅式来扩展容量.举例:74LS290(1)100进制计数器(2)64进制计数器2,同步计数器有进位或借位输出端,可以选择合适的进位或借位输出信号来驱动下⼀级计数器计数.同步计数器级联的⽅式有两种,⼀种级间采⽤串⾏进位⽅式,即异步⽅式,这种⽅式是将低位计数器的进位输出直接作为⾼位计数器的时钟脉冲,异步⽅式的速度较慢.另⼀种级间采⽤并⾏进位⽅式,即同步⽅式,这种⽅式⼀般是把各计数器的CP端连在⼀起接统⼀的时钟脉冲,⽽低位计数器的进位输出送⾼位计数器的计数控制端.举例:74161(1)60进制(2)12位⼆进制计数器(慢速计数⽅式)12位⼆进制计数器(快速计数⽅式)7.4 寄存器和移位寄存器寄存器是由具有存储功能的触发器组合起来构成的.⼀个触发器可以存储1位⼆进制代码,存放n位⼆进制代码的寄存器,需⽤n个触发器来构成.按照功能的不同,可将寄存器分为基本寄存器和移位寄存器两⼤类.基本寄存器只能并⾏送⼊数据,需要时也只能并⾏输出.移位寄存器中的数据可以在移位脉冲作⽤下依次逐位右移或左移,数据既可以并⾏输⼊,并⾏输出,也可以串⾏输⼊,串⾏输出,还可以并⾏输⼊,串⾏输出,串⾏输⼊,并⾏输出,⼗分灵活,⽤途也很⼴.7.4.1 基本寄存器概念:在数字电路中,⽤来存放⼆进制数据或代码的电路称为寄存器.1,单拍⼯作⽅式基本寄存器⽆论寄存器中原来的内容是什么,只要送数控制时钟脉冲CP上升沿到来,加在并⾏数据输⼊端的数据D0～D3,就⽴即被送⼊进寄存器中,即有:2.双拍⼯作⽅式基本寄存器(1)清零.CR=0,异步清零.即有:(2)送数.CR=1时,CP上升沿送数.即有:(3)保持.在CR=1,CP上升沿以外时间,寄存器内容将保持不变.7.4.2 移位寄存器1.单向移位寄存器四位右移寄存器:时钟⽅程:驱动⽅程:状态⽅程:右移位寄存器的状态表:输⼊现态说明Di CP1 ↑1 ↑1 ↑1 ↑0 0 0 01 0 0 01 1 0 01 1 1 01 0 0 01 1 0 01 1 1 01 1 1 1连续输⼊4个1单向移位寄存器具有以下主要特点:单向移位寄存器中的数码,在CP脉冲操作下,可以依次右移或左移.n位单向移位寄存器可以寄存n位⼆进制代码.n个CP脉冲即可完成串⾏输⼊⼯作,此后可从Q0～Qn-1端获得并⾏的n位⼆进制数码,再⽤n个CP脉冲⼜可实现串⾏输出操作.若串⾏输⼊端状态为0,则n个CP脉冲后,寄存器便被清零.2.双向移位寄存器M=0时右移M=1时左移3.集成双向移位寄存器74LS194CT74LS194的引脚排列图和逻辑功能⽰意图:CT74LS194的功能表:⼯作状态0 × × ×1 0 1 ↑1 1 0 ↑1 1 1 ×异步清零保持右移左移并⾏输⼊7.4.3 移位寄存器的应⽤⼀,环形计数器1,环形计数器是将单向移位寄存器的串⾏输⼊端和串⾏输出端相连, 构成⼀个闭合的环.结构特点:,即将FFn-1的输出Qn-1接到FF0的输⼊端D0.⼯作原理:根据起始状态设置的不同,在输⼊计数脉冲CP的作⽤下,环形计数器的有效状态可以循环移位⼀个1,也可以循环移位⼀个0.即当连续输⼊CP脉冲时,环形计数器中各个触发器的Q端或端,将轮流地出现矩形脉冲.实现环形计数器时,必须设置适当的初态,且输出Q3Q2Q1Q0端初始状态不能完全⼀致(即不能全为"1"或"0"),这样电路才能实现计数, 环形计数器的进制数N与移位寄存器内的触发器个数n相等,即N=n2,能⾃启动的4位环形计数器状态图:由74LS194构成的能⾃启动的4位环形计数器时序图⼆,扭环形计数器1,扭环形计数器是将单向移位寄存器的串⾏输⼊端和串⾏反相输出端相连,构成⼀个闭合的环.实现扭环形计数器时,不必设置初态.扭环形计数器的进制数N与移位寄存器内的触发器个数n满⾜N=2n的关系结构特点为:,即将FFn-1的输出接到FF0的输⼊端D0.状态图:2,能⾃启动的4位扭环形计数器7.4.4 顺序脉冲发⽣器在数字电路中,能按⼀定时间,⼀定顺序轮流输出脉冲波形的电路称为顺序脉冲发⽣器.顺序脉冲发⽣器也称脉冲分配器或节拍脉冲发⽣器,⼀般由计数器(包括移位寄存器型计数器)和译码器组成.作为时间基准的计数脉冲由计数器的输⼊端送⼊,译码器即将计数器状态译成输出端上的顺序脉冲,使输出端上的状态按⼀定时间,⼀定顺序轮流为1,或者轮流为0.前⾯介绍过的环形计数器的输出就是顺序脉冲,故可不加译码电路即可直接作为顺序脉冲发⽣器.⼀,计数器型顺序脉冲发⽣器计数器型顺序脉冲发⽣器⼀般⽤按⾃然态序计数的⼆进制计数器和译码器构成.举例:⽤集成计数器74LS163和集成3线-8线译码器74LS138构成的8输出顺序脉冲发⽣器.⼆,移位型顺序脉冲发⽣器◎移位型顺序脉冲发⽣器由移位寄存器型计数器加译码电路构成.其中环形计数器的输出就是顺序脉冲,故可不加译码电路就可直接作为顺序脉冲发⽣器.◎时序图:◎由CT74LS194构成的顺序脉冲发⽣器见教材P233的图7.4.6和图7.4.77.5 同步时序电路的设计(略)7.6 数字系统⼀般故障的检查和排除(略)本章⼩结计数器是⼀种应⽤⼗分⼴泛的时序电路,除⽤于计数,分频外,还⼴泛⽤于数字测量,运算和控制,从⼩型数字仪表,到⼤型数字电⼦计算机,⼏乎⽆所不在,是任何现代数字系统中不可缺少的组成部分.计数器可利⽤触发器和门电路构成.但在实际⼯作中,主要是利⽤集成计数器来构成.在⽤集成计数器构成N进制计数器时,需要利⽤清零端或置数控制端,让电路跳过某些状态来获得N进制计数器.寄存器是⽤来存放⼆进制数据或代码的电路,是⼀种基本时序电路.任何现代数字系统都必须把需要处理的数据和代码先寄存起来,以便随时取⽤.寄存器分为基本寄存器和移位寄存器两⼤类.基本寄存器的数据只能并⾏输⼊,并⾏输出.移位寄存器中的数据可以在移位脉冲作⽤下依次逐位右移或左移,数据可以并⾏输⼊,并⾏输出,串⾏输⼊,串⾏输出,并⾏输⼊,串⾏输出,串⾏输⼊,并⾏输出.寄存器的应⽤很⼴,特别是移位寄存器,不仅可将串⾏数码转换成并⾏数码,或将并⾏数码转换成串⾏数码,还可以很⽅便地构成移位寄存器型计数器和顺序脉冲发⽣器等电路.在数控装置和数字计算机中,往往需要机器按照⼈们事先规定的顺序进⾏运算或操作,这就要求机器的控制部分不仅能正确地发出各种控制信号,⽽且要求这些控制信号在时间上有⼀定的先后顺序.通常采取的⽅法是,⽤⼀个顺序脉冲发⽣器来产⽣时间上有先后顺序的脉冲,以控制系统各部分协调地⼯作.顺序脉冲发⽣器分计数型和移位型两类.计数型顺序脉冲发⽣器状态利⽤率⾼,但由于每次CP信号到来时,可能有两个或两个以上的触发器翻转,因此会产⽣竞争冒险,需要采取措施消除.移位型顺序脉冲发⽣器没有竞争冒险问题,但状态利⽤率低.。
数显两位十进制计数器电路设计报告
东北大学秦皇岛分校计算机与通信工程学院电子线路课程设计压力测量数显电路专业名称班级学号学生姓名指导教师设计时间课程设计任务书专业学号学生姓名（签名）：设计题目：压力测量数显电路一、设计实验条件Multisim实验室二、设计任务及要求1.熟悉译码器、555定时器、计数器和七位数码管的功能，并熟练应用；2.掌握555定时器产生脉冲的原理和方法；3.选择合适的器件来构成脉冲信号发生器；4.学会利用计数器构成不同进制的计数器；5.设计压力测量数显电路。
三、设计报告的内容1.设计题目与设计任务（设计任务书）2.前言（绪论）(设计的目的、意义等)3.设计主体（各部分设计内容、分析、结论等）4.结束语（设计的收获、体会等）5.参考资料四、设计时间与安排1、设计时间：2周2、设计时间安排：熟悉实验设备、收集资料：2 天设计图纸、实验、计算、程序编写调试： 5天编写课程设计报告：2 天答辩：1 天1、绪论随着计算机科学与技术迅猛地发展，用数字电路进行信号处理的优势也更加的突出。
数字电路具有精度高、稳定性好、抗干扰能力强、程序软件控制等一系列优点。
为了充分发挥数字电路在信号处理上的强大功能，我们可以先将拟信号按比例转换成数字信号，然后送到数字电路进行处理，最后将处理结果根据需要转换成相应的模拟信号输出。
自20世纪七十年代开始，这种用数字电路处理模拟信号的所谓“数字化”浪潮已经席卷了电子技术几乎左右的领域。
现在，学校给我提供了这次机会，我将利用所学的数电知识，仿真一个压力测试数电电路，以求更好掌握数电知识。
此次课程设计的目的是学会利用555定时器产生脉冲信号，熟练应用计数器、译码器和数码器构成压力测试数显电路。
通过此次的课程设计掌握数字信号的基本元件和知识，以实践的方式加深知识的掌握程度，扩展我们的思维。
2、系统设计（一）设计结构1、由555脉冲信号发生器产生脉冲信号；2、100进制计数器有两个74LS160计数器串联构成；3、显示器是由两个译码器和两个数码管构成。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
南京信息工程大学
数字逻辑实验报告
姓名：尤天羽
院（系）：电子与信息工程学院
专业：电子信息工程
学号：20111305046
指导教师：裴晓芳
南京信息工程大学电子与信息工程学院
2011-06-04
基于TTL芯片74LS163 设计模为100的计数器
一、引言
基于TTL芯片74LS163，利用芯片级联设计并实现一个100进制计数器的逻辑功能，通过电路的仿真和数电实验想进行硬件验证，进一步了解
计数器的特性和功能。
二、电路设计和分析
2.1理论分析
获取100进制计数器的常用的方法有两种：一是用时钟触发器和门电路进行设计；二是用集成计数器构成。
本题制定用集成芯片74LS163来实现功能，故选用方案二。
由于集成计数器是产家生产的定型产品，其函数关系已被固化在芯片中，状态分配即编码是不能更改的，而且多为纯自然态序编码，因此仅是利用清零端或置数端控制，让电路跳过某些状态而获得100进制计数器。
从74LS163的状态表可知（如图一所示），74LS163的清零和置数均采用同步方式。
本次试验的主要设计理念为：采用数码管显示计数数值，个位显示到9时，下一个上升沿到来时，个位清零，同时向十位进位；同理显示结果为99时，下一个上升沿到来，则归零，继续开始下一轮计数。
2.2主要步骤
1、写出状态{EMBED Equation.KSEE3 \* MERGEFORMAT |
S的
N
1
二进制代码
= = = 1001
2、求归零逻辑
=
=
3、进位设计
由于74LS163是十六进制计数器，即计满16个数才能使进位端CO 有效，而本题计满10个数就要进位，所以要给CO一个特定的脉冲，给清零端的脉冲正好能满足这个要求。
即当=1001时，CO得到一个下降沿，=1010时，CO得到一个上升沿，使进位端有效，与此同时，清零端也有效，完美的实现了清零和进位，比如从29到30。
4、电路仿真
如图二所示
74LS163功能真值表
输入输出
CP CO
0 x x x
↑ x x x x 1 0 x x ↑
1 1 1 1 ↑ x x x x 1 1 0 x x x x x x 1 1 x 0 x x x x x
0 0 0 0
计数 保持 保持
0 0
图一
Multisim 仿真原理图
图二
三、实验结果分析
从Multisim 的仿真效果来看，完美的实现了从00~99的循环计数。
不过在数电试验箱在进行具体操作时，会出现26,27,28,30,31，32的现象，即跳过29.经分析运算得，由于74LS163是同步清零，当=1001时，应该显示9，但如果方波频率过高，下一个上升沿来的太快，导致清零和进位太快，就直接清零进位了，出现了上述的错误。
所以，做数电实验
时，最好用单次脉冲还控制，因为手按得频率较慢，能够顺利实现100进制计数。
此外，在数电试验箱上操作时，老师还要求先置数然后再开始计数。
具体步奏是这样的，先将两片的端置零，然后通过逻辑开关置数，完成置数后，再将两片的端置高，进行计数。
需要注意的是，如果要实现先置数再自加一的话，要把时钟换成单次脉冲，计数时再换回去。
四、总结
本次设计的100进制计数器两片163的时钟是异步的，置数计数切换起来比较麻烦，不过还在可以接受的范围之内。
本系统采用数码管显示10进制计数值，比较直观和人性化。
经过一学期的数电实验课学习，我把白天学到的芯片、知识，晚上很好的用数电试验箱来验证了，而且老师上课严谨认真，是我最喜欢的实验老师。
希望今后还能上到裴老师的课，继续探讨题目。