抽取滤波器
抽取与内插滤波器
2020年4月22日星期三
抽取滤波器和内插滤波器
抽取滤波器 • 2倍抽取滤波的矩阵表示
内插滤波器 2倍内插滤波的矩阵表示
抽取滤波器
X(ejW)
-p
可用理想低通滤波器滤除X(ejW)中的高频分量
W
p
但理想低通滤波器无法实现。
抽取滤波器
X(ejW)
W
-p
p
若Wm/M 为X(ejW)中需保留的最高频率分量，则有
第0列 h0[k] =h[2k] 第2列 h0[k-1] = h[2k-2]
第4列 h0[k-2] = h[2k-4] 第2n列 h0[k-n] = h[2k-2n]
第1列 第3列
h-1[k]=h[2k -1] h-1[k-1] = h[2k-3]
第5列 h-1[k-2] = h[2k-5] 第2n+1列 h-1[k-n] = h[2k-(2n+1)]
2倍内插滤波器的时域表示
内插滤波器的时域表示
例：2倍抽取滤波器hR[k]=h[-k]的矩阵表示
例：2倍内插滤波器hR[k]=h[-k]的矩阵表示
利用MATLAB 计算抽样率变换
(1) 抽取 y = decimate(x,M)
用8阶Chebyshev I 型 IIR 低通滤波器进行滤波。 为保证零相位，对序列进行正向和反向滤波。
第4行 h0[2-n]= h[4-2n]
第2k行 h0[k-n]= h[2k-2n]
第-1行 第1行 第3行 第2k-1行
h-1[-n] = h[-1-2n] h-1[1-n]= h[1-2n ] h-1[2-n]= h[3-2n ] h-1[k-n] = h[2k-1-2n]
抽取与内插滤波器
利用MATLAB计算抽样率变换
1
0.8 0.6 抽取后信号的谱 0.4 0.2 0 0 p /4 p /2 抽取滤波后 信号的谱 3p /4 p
原信号的谱
利用Matlab 计算抽样率变换
(2) 内插 [y,h] = interp(x,L)
使内插后的信号的均方误差最小来确定FIR滤波器。
h: 所用FIR的系数。 M=255; L=4; x = firls(M,[0 0.5 0.5 1],[1 1 x1=zeros(1,L*length(x)); x1(1:L:end)=x; x2=interp(x,4); w=linspace(0,pi,512); X=freqz(x,[1],w); X1=freqz(x1,[1],w); X2=freqz(x2,[1],w);
h0 h1 h2 h0 h3 h1 h2 h3
x 0 x1 x2 x 3 h0 h1
2倍内插滤波器的矩阵表示
内插矩阵[Ih]的列
h0 h1 h 2 h3 Ih h0 h1 h2 h0 h3 h1 h2 h3 h0 h1
1 π / M H (e ) 0 π / M π 但理想低通滤波器无法实现。
j
抽取滤波器
x[k ]
H (z )
M
y[k ]
X(ej)
-p
-
π M
-
m
M
m
M
π M
p
若m/M 为X(ej)中需保留的最高频率分量，则有
H (e
j
1 m / M ) 0 π / M π
低功耗Delta-Sigma ADC抽取滤波器的设计与实现的开题报告
低功耗Delta-Sigma ADC抽取滤波器的设计与实现的开题报告一、选题背景与意义Delta-Sigma ADC是一种高精度、低功耗的模数转换器，广泛应用于信号采集和处理、电力电子、无线通信等领域。
其中，抽取滤波器是Delta-Sigma ADC的核心部件之一，用于对模数转换器输出的无穷序列进行数字滤波和抽取操作，得到有限序列的数字信号。
因此，对Delta-Sigma ADC抽取滤波器的设计和实现具有重要的理论和应用价值。
二、研究内容和研究方法本文以Delta-Sigma ADC抽取滤波器的设计和实现为研究目标，包括以下内容：1. Delta-Sigma ADC的原理和应用，介绍Delta-Sigma调制器、数字滤波器等基本原理。
2. 抽取滤波器的设计和实现，包括数字信号处理中的抽取和滤波操作、滤波器结构和参数的设计和优化等方面。
3. 模拟电路和数字电路的设计和实现，包括滤波器的模拟电路、数字电路、系统级集成等方面。
4. 系统仿真和测试验证，通过理论分析、MATLAB仿真和硬件实现等方式对抽取滤波器的性能进行分析和测试。
研究方法主要包括文献综合、数学分析、MATLAB仿真、软件编程和电路实现等技术手段。
三、研究进度目前，已经完成Delta-Sigma ADC的理论研究和抽取滤波器的设计方案，初步确定了数字电路和模拟电路的方案设计。
下一步，将进行MATLAB仿真和电路模拟验证，并进行实际系统测试。
四、预期研究成果本研究的预期成果包括：1. 抽取滤波器的设计方案和实现流程，提高Delta-Sigma ADC抽取滤波器的设计和实现水平。
2. 系统仿真和测试验证结果，提高Delta-Sigma ADC抽取滤波器的性能和应用范围。
3. 发表相关论文及优秀学术著作，提高科研水平。
五、研究难点和风险控制Delta-Sigma ADC抽取滤波器的设计和实现具有一定难度，其风险主要体现在以下方面：1. 短时间内难以完成全部设计和实现工作。
数字下变频的抽取滤波器组的ASIC设计
谢谢观看
2、可扩展性：数字下变频技术可以通过软件编程实现不同的频率转换，便于 系统的升级和扩展。
3、低功耗：数字下变频技术使用数字电路实现，相对于模拟电路，具有较低 的功耗。
4、高可靠性：数字下变频技术具有较高的稳定性和可靠性，不受环境因素的 影响。
参考内容
引言
数字下变频（DDC）和匹配滤波器是数字信号处理领域的两个重要概念。数字 下变频是将高频信号转换为低频信号的过程，而匹配滤波器则是一种用于信号 检测和识别的滤波器。本次演示旨在探讨基于FPGA的数字下变频及匹配滤波器 的研究，旨在实现高效、实时的信号处理，提高系统性能。
数字滤波器的基本概念
数字滤波器是一种通过数字计算方法对输入信号进行滤波处理的装置。与模拟 滤波器不同，数字滤波器具有更高的稳定性和精度，可以实现对输入信号的任 意处理，并且不会受到环境温度和噪声的干扰。数字滤波器可以根据不同的应 用场景进行分类，如低通滤波器、高通滤波器、带通滤波器和陷波滤波器等。
匹配滤波器
匹配滤波器是一种特殊的滤波器，其作用是最大化输出信号的信噪比。匹配滤 波器的输出与输入信号具有相同的幅度和相位响应，因此它可以有效地提高信 号的能量，降低噪声的干扰。在实际应用中，匹配滤波器的设计通常采用恒定 幅度和恒定相位响应的滤波器，其实现方法包括时域和频域两种方法。在数字 下变频中，匹配滤波器可以有效地提高信号的质量和分辨率。
结论
本次演示对数字滤波器的设计技术进行了详细的介绍，包括其基本概念、分类、 设计原理以及多种设计方法。通过这些内容的介绍，可以了解到数字滤波器设 计技术在信号处理领域中的重要性和广泛应用。随着科技的不断发展和进步， 相信数字滤波器的未来发展将会更加广阔，其在新型滤波器、高速滤波器和多 维滤波器等方面的研究与应用将会得到更深入的拓展。
FPGA的FIR抽取滤波器设计
FPGA的FIR抽取滤波器设计用FPGA实现抽取滤波器比较复杂，主要是因为在FPGA中缺乏实现乘法运算的有效结构，现在，FPGA中集成了硬件乘法器，使FPGA在数字信号处理方面有了长足的进步。
本文介绍了一种采用Xilinx公司的XC2V1000实现FIR抽取滤波器的设计方法。
具体实现结构设计基于抽取滤波器的工作原理，本文采用XC2V1000实现了一个抽取率为2、具有线性相位的3阶FIR抽取滤波器，利用原理图和VHDL共同完成源文件设计。
图1是抽取滤波器的顶层原理图。
其中，clock是工作时钟，reset是复位信号，enable是输入数据有效信号，data_in(17:0)是输入数据，data_out(17:0)是输出数据，valid是输出数据有效信号。
adder18是加法器模块，mult18是乘法器模块，acc36是累加器模块，signal_36to18是数据截位器模块，fir_controller是控制器模块。
控制器定时向加法器、乘法器和累加器发送数据或控制信号，实现流水线操作。
图1 抽取滤波器顶层原理图控制器控制器是抽取滤波器的核心模块，有两个功能：一是接收输入数据，二是向其它模块发送数据和控制信号。
它根据加法器、乘法器和累加器的时序特性，有规律地向加法器发送抽头数据，向乘法器发送系数，向累加器发送控制信号，让加法器、乘法器和累加器在每个时钟周期都完成指定的任务，从而实现流水线操作。
控制器用VHDL语言描述，用寄存器存放抽头和系数。
加法器加法器的输入和输出都是18 bit，用VHDL语言描述实现。
它有两个工作时钟的延迟，在输入数据准备好的情况下，第一个时钟得出相加结果，第二个时钟把相加结果锁存输出。
乘法器乘法器为18 bit输入，36bit输出，用库元件MULT18X18S和36 bit锁存器实现。
MULT18X18S是XC2V1000自带的18×18bit硬件乘法器，单个时钟就可完成乘法运算。
数字信号处理7-2抽取滤波器和内插滤波器
M=2
抽取滤波器的基本概念
X(ej) 1
3 2/3 2/3
3
XD(ej)
1/2
3
序列抽取M倍不混叠的条件:
3
X(ej)=0，||>/M
x[k ]
H(z)
M
y[k ]
H(z) 2
D/A
fsam=32kHz
frec=16kHz
x(t)
x[k]
t
k
连续信号
抽样频率为32kHz的离散信号
问题解决：16 kHz 系统播放抽样频率 32 kHz信号
x[k]
w[k]
y(t)
x(t) A/D
H(z) 2
D/A
fsam=32kHz
frec=16kHz
w[k] k
频率转换后的离散信号
问题解决： 16 kHz 系统播放抽样频率 24 kHz信号
x(t)
x[k ]
A/D
2
fsam 24kHz
w[k ]
y(t)
H(z) 3
D/A
frec 16kHz
x(t)
连续信号号
问题解决： 16 kHz 系统播放抽样频率 24 kHz信号
...
/L /L
可用理想低通滤波器滤除内插后信号频谱XI(ej)中的镜像分量
H
(e
j
)
1, 0,
Ω π/L
π / L | | π
内插滤波器的基本概念
X(ej)
+m m
...
XI(ej)
m m
...
直接结构半带抽取滤波器
2.通带边频 与阻带边频 相对与 对称, 即 + = ，用数字频率表示: + =π。
此类FIR 数字低通滤波器称半带FIR滤波器。显然，当 足够小时，半带IFR滤波器可作抽取因子为2的抽取滤波器。因为此时 - 内的频率分量仅会折叠进 - 频带内，即在滤波器的过渡带内，不会对感兴趣的(0- )频带产生影响。其图如图2所示。
Bmax=ceil(L×log2Rcic)+Bin
Bin是数字抽取滤波器的输入字长,Rcic是CIC滤波器实现的采样率降低的倍数,L是CIC滤波器的级联级数。通常L取值为2到8,对应Δ∑调制器阶数从一到七阶。如图1所示,CIC滤波器由8个级联的积分器和8个级联的微分器组成,每个积分器和微分器的前面都用了一个二选一选择器来选择前一级的输出信号是否经过该级。在图1中,用了8个控制信号f1到f8,来控制每个积分器和微分器前面的选择器。为了保证系统的高时钟频率,通常在每级微分器之间假如流水线结构的D触发器,以减短每级微分器之间的关键路径。流水线微分器结构中,两个D触发器之间只有一个减法器。这种CIC滤波器结构可以实现上万倍的过采样率,通常从8倍到16 384倍。
图2
可以用L×log2Rcic来计算输出字长的增加。最小字长增加为Bincmin=Lmin×log2Rcicmin=2×log28=6bits。最大字长增加为数为3阶,输出B8,Rcicmax为16384)。对256倍的过采样率来说,可以被分解为16×2×2×2×2,32×2×2×2,64×2×2,128×2或其他形式(2倍的降采样通常用半带滤波器实现)。整个滤波器的级数通常不超过四级,级数多了因用到的时钟会很多而难以实现。前端调制器的阶字长如果是2 bit,要求抽取滤波器输出字长为18 bit,那么字长增加16 bit。CIC滤波器的级联级数L与调治器的阶数M满足:L=M+1。所以CIC滤波器级联级数L取4。由式1可知,CIC滤波器实现的降采样倍数Rcic至少为16。(Binc=L×log2Rcic=4×log216=16bits)。上面列出的4种情况都满足要求,最佳选择是32×2×2×2,通常用一个补偿滤波器来补偿CIC滤波器的通带滚降。同时该补偿滤波器实现采样率降低两倍。整个滤波器的结构图如图2所示。
抽取滤波器
DelSigMulti V 1.2001-65734 Rev. **Single Slope 8-Bit ADC Data SheetCopyright © 2009-2010 Cypress Semiconductor Corporation. All Rights Reserved.调制器顺序抽取率分辨率采样率(CLK=2 MHz)采样率(CLK=8 MHz)抽取滤波器数量SC模块闪存RAM通道（I/O 引脚）CY8C28x45, CY8C28x43, CY8C28x52, CY8C28x33, CY8C28x23132615625.062500.022148321647.57812.531250.02215632 112893906.315625.02218552125610.51953.17812.52218552 232815625.062500.02218752 264107812.531250.02221672 2128123906.315625.02221672 2256141953.17812.52221672 132615625.062500.036180631647.57812.531250.03619263 112893906.315625.03623493125610.51953.17812.53623493 232815625.062500.03621563 264107812.531250.03625793 2128123906.315625.03625793 2256141953.17812.53625793 132615625.062500.048200741647.57812.531250.04821674 112893906.315625.048271114125610.51953.17812.548271114 232815625.062500.04824374 264107812.531250.048298114 2128123906.315625.048298114 2256141953.17812.548298114Cypress Semiconductor Corporation•198 Champion Court•San Jose,CA95134-1709•408-943-2600请参考应用笔记“Analog - ADC Selection”（模拟 - ADC 选择）AN2239 以获取其他转换器。
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DelSigMulti V 1.2001-65734 Rev. **Single Slope 8-Bit ADC Data SheetCopyright © 2009-2010 Cypress Semiconductor Corporation. All Rights Reserved.调制器顺序抽取率分辨率采样率(CLK=2 MHz)采样率(CLK=8 MHz)抽取滤波器数量SC模块闪存RAM通道（I/O 引脚）CY8C28x45, CY8C28x43, CY8C28x52, CY8C28x33, CY8C28x23132615625.062500.022148321647.57812.531250.02215632 112893906.315625.02218552125610.51953.17812.52218552 232815625.062500.02218752 264107812.531250.02221672 2128123906.315625.02221672 2256141953.17812.52221672 132615625.062500.036180631647.57812.531250.03619263 112893906.315625.03623493125610.51953.17812.53623493 232815625.062500.03621563 264107812.531250.03625793 2128123906.315625.03625793 2256141953.17812.53625793 132615625.062500.048200741647.57812.531250.04821674 112893906.315625.048271114125610.51953.17812.548271114 232815625.062500.04824374 264107812.531250.048298114 2128123906.315625.048298114 2256141953.17812.548298114Cypress Semiconductor Corporation•198 Champion Court•San Jose,CA95134-1709•408-943-2600请参考应用笔记“Analog - ADC Selection”（模拟 - ADC 选择）AN2239 以获取其他转换器。
特性与概述6-bit 到 14-bit 分辨率2 到 4 通道同步采样无符号或有符号 2 的补码格式的数据最大采样率为 65,500 sps（在 6 比特分辨率情况下）、7812 sps（在 14-bit分辨率情况下）硬件中完全实施了 Sinc2 滤波器，降低了 CPU 开销和抗锯齿要求用户可选择 1st 阶或 2nd 阶调制器以提高信噪比内部和外部参考选项定义的输入范围不需要数字模块通过配置向导，可以轻松选择彼此全部同步的 2、3 或 4 通道 delta-sigma ADC 测量抽取滤波器的内部定时器不允许使用数字模块DelSigMulti 用户模块是积分转换器，需要 32 到 256 个积分周期才能生成单一个输出采样。
更改复用输入会使得更改后的前两个采样失效。
此 DelSigMulti 用户模块最多支持 4 通道同时同步 delta-sigma ADC 采样。
通过配置向导，可以轻松选择每个通道使用的模拟模块数和每个通道的抽取滤波器过采样率。
在放置模块之前，请读取“参数”一节。
Note 如果仅需要 1 个通道或需要多个不同步通道，则应当使用常规“DelSig”、“DelSigPlus”用户模块。
Figure 1.单通道 DelSigMulti 方框图功能说明如图 1 所示，DelSigMulti 用户模块由三个主要功能组成：调制器Sinc2 抽取滤波器定时发生器每个组件提供一些选项，可以调整这些选项来实现给定应用场合的性能与资源利用之间的合适平衡。
调制器调制器是 1-bit 过采样电路，它以所产生的 1 和 0 密度的形式表示输入电压。
低通抽取滤波器通过将多个 1-bit 样品转换为具有较高分辨率的样品，将调制器输出降低到最终的采样率。
通常，抽取速率越高（即过采样率越高），则分辨率结果越高，但是其他因素（例如调制器的阶）也会影响分辨率结果。
Delta-Sigma 转换器的主要优点是调制器可提供“噪声整形”。
通常，信号采样中固有的量化噪声是一种大致均匀分布的噪声（白噪声），其频率介于“DC”与采样频率一半（即奈奎斯特频率）之间。
简单而言，delta-sigma 调制器将某些量化噪声从较低频率转换为较高频率，之后会由抽取过滤器进行衰减。
二阶调制器需要两个开关电容模拟 PSoC 模块，它对噪声整形的效果要好于仅需要一个模拟 PSoC 模块的一阶调制器。
由于最高抽取速率为 256X，因此与一阶调制器相比，二阶调制器将有效分辨率提高了 3.5-bit。
Figure 2.DelSigMulti 一阶调制器图示模拟模块配置为积分器。
比较器的输出极性对参考复用器进行配置，以便在输入中增减参考电压，并置入积分器中。
此参考电压控制将积分器输出拉回到零的企图。
一位比较器输出也会馈入到 sinc2 抽取滤波器中。
请注意，1-bit 过采样率由四分发生器确定，四分发生器生成控制开关电容 (SC) PSoC 模块的 φ1 和 φ2时钟。
输出速率的确定方法是：将数据除以 4 以获得 1-bit 过采样率，接着将结果除以抽取速率以获得最终采样率。
Equation 1下面的规格表中给出了可以使用的最高数据时钟频率。
对于 8 MHz 的数据时钟和 256 的抽取速率，采样率为：Equation 2二阶调制器的构造方法是：将一阶调制器的模拟输出馈送到类似的 PSoC 模块中，并修改反馈排列，以便第二个模块的 1-bit 比较器输出反馈回这两个模块，如图所示：Figure 3.DelSigMulti 二阶调制器图示由于模拟比较器总线在模拟 PSoC 模块阵列的列中垂直运行，二阶调制器的模块必须一个摞一个地放置。
DelSigMulti 的范围是通过 ±V Ref 建立的。
您可以在 PSoC Designer“全局资源”窗口中设置 V Ref。
对于固定量程，V Ref 设置为 ±V Bandgap，对于 CY8C29x66 系列 PSoC 设备，设置为 ±1.6 V Bandgap。
对于可调整量程，V Ref 设置为 ±Port 2[6]。
要提供比率计量程，则 V Ref 设置为 ±V DD/2。
表 1 给出了完整选项列表：Table 1.针对 Ref Mux 全局参数设置的输入电压范围RefMux 设置Vdd = 5 伏Vdd = 3.3 伏(Vdd/2) ± BandGap 1.2 < V in < 3.80.35 < V in < 2.95(Vdd/2) ± (Vdd/2)0 < V in < 50 < V in < 3.3BandGap ± BandGap0 < V in < 2.60 < V in < 2.6(1.6*BandGap) ± (1.6*BandGap)0 < V in < 4.16NASinc 2 抽取过滤器抽取过滤器的响应由下列 z 域关系提供：Equation 3本节中绘制的频率域传输函数将频率标准化，以使输出采样率 F nom 等于 1.0。
-3 dB 点出现在紧靠 0.318×F nom 上方，函数的零点出现在 F nom 的每个整数倍处。
由于 1-bit 采样率比额定输出速率高 32 到 256，奈奎斯特限制为比 F nom 高 4 到 7 个八度，因而极大降低了对防锯齿滤波器的要求。
在图形右侧，用粗垂直线显示了抽取速率为 256 的 1-bit 奈奎斯特频率。
虽然实现较高抽取速率是可能的，但是由于设备本底噪声的存在，它们带来的好处有限。
对于 14-bit 拓扑、抽取速率为 256 的二阶调制器，分辨率受信噪比限制。
要在 DC 或慢速移动信号测量中获取可重复的 14-bit 分辨率，需要对多个输出采样值求平均值，或者应用更复杂的信号处理技术。
Figure 4.Sinc 2 抽取过滤器幅度响应，包含 -3dB 点和奈奎斯特频率(2*BandGap) ± BandGap 1.3 < V in< 3.9NA(2*BandGap) ± P2[6](2.6 - V P2[6]) < V in < (2.6 + V P2[6])NAP2[4] ± BandGap (V P2[4] - 1.3) < V in < (V P2[4] + 1.3)(V P2[4] - 1.3) < V in < (V P2[4] + 1.3)P2[4] ± P2[6](V P2[4]-V P2[6]) < V in < (V P2[4]+V P2[6])(V P2[4]-V P2[6]) < V in < (V P2[4]+V P2[6])RefMux 设置Vdd = 5 伏Vdd = 3.3 伏与早先的 DELSIG8 和 DELSIG11 不同，此用户模块在硬件中完整实施传输函数的分子和分母。
这需要改进的“类型 2”抽取滤波器。
该滤波器既可用于一阶调制器拓扑，也可用于二阶调制器拓扑。
抽取滤波器通过在 1-bit 采样率下运行的双积分器实现传输函数的分母。
分子由在额定输出采样率下运行的双微分器（第二差分运算符）实现。
DelSigMulti 用户模块使用的 CPU 开销和中断延迟限制为大约 80 周期或更少，以便从 I/O 空间中的抽取滤波器寄存器检索样品数据。
类型 2 抽取滤波器实际上是为 n 比特转换器生成从 0 到 2n -1 的无符号值。
中断服务例程可以配置为将此转换为从 -2n-1 到 +2n-1-1 的 2 的补码值。
Table 2.Delta Sigma ADC 功能表时序发生器和要求向模拟调制器提供 φ1 和 φ2 时钟的四分时钟发生器也会向抽取滤波器提供位时钟。
对应于输出采样率的抽取因子由字时钟确定。
字时钟由抽取滤波器内部定时器生成。
类型 2 抽取滤波器是 Sinc 2 滤波器的全硬件版本。