DRAM内存原理.
dram存储器简介演示
06
dram存储器应用案例 与分析
应用案例一：高性能计算机系统中的应用
总结词
高性能计算机系统是DRAM的重要应用领域，DRAM作 为高速缓存和主存储器，为高性能计算提供可靠的数据 支持。
详细描述
在高性能计算机系统中，DRAM被用作CPU和硬盘之间 的缓存，以提供高速的数据读写。由于DRAM的读写速 度远高于硬盘，因此它可以有效地提高整个系统的性能 。此外，DRAM还可以作为主存储器，存储操作系统、 应用程序以及其他重要数据。这些数据需要在CPU进行 运算时被快速访问，因此DRAM的高速读写性能在此得 到了充分应用。
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应用案例二：移动设备中的应用
总结词
DRAM在移动设备中也有广泛应用，它不仅用于提高 设备的性能，还用于增加设备的续航时间。
详细描述
在移动设备中，DRAM被用于提高设备的处理速度和 响应能力。由于移动设备的电池续航时间是一个重要 的考虑因素，因此使用低功耗的DRAM可以帮助增加 设备的续航时间。此外，由于DRAM的读写速度远高 于Flash存储器，因此使用DRAM作为缓存可以帮助设 备更快地启动应用程序和读取数据。
应用案例三：数据中心中的应用
总结词
数据中心是DRAM的重要应用领域之一，它被用于提 高数据存储和处理的效率。
详细描述
在数据中心中，DRAM被用于缓存数据库的热点数据 ，以便快速地被服务器读取和写入。这可以减少磁盘 I/O操作，提高数据存储和处理的效率。此外，数据中 心通常使用分布式内存架构，将多个服务器连接到一个 共享的DRAM池中。这种架构可以提高数据中心的并 行处理能力，并最大限度地减少数据访问延迟。
移动设备：移动设备 （如手机、平板电脑 等）中通常也使用 DRAM作为内存，用 于运行操作系统和各 种应用程序。
DRAM内存原理
DRAM内存原理DRAM（Dynamic Random-Access Memory）是现代计算机系统中常用的主存储器。
它具有访问速度快、容量大、成本低廉等优点，广泛应用于个人电脑、服务器、移动设备等各种计算机系统中。
DRAM内存原理涉及到电荷存储、刷新、读取和写入等多个方面的内容。
DRAM内存的工作原理可以简单地解释为电荷存储和移动。
每个DRAM存储单元由一个电容和一个存储节点组成。
电容有两个状态：有电荷和无电荷。
电容中的电荷表示存储的数据位（0或1）。
在访问数据之前，DRAM必须将每个存储单元的电荷刷新，因为电容中的电荷会逐渐减少。
刷新操作是通过访问所有存储单元并重新写入它们的数据来完成。
读取操作是DRAM内存中最常用的操作之一、读取过程分为两个步骤：首先，选择所需的存储行；然后，读取该行的数据。
DRAM通过一个行地址引线和一个列地址引线来选择存储行和列。
行地址选通后，DRAM会将选中行的所有存储单元的数据传送到一组位线上，然后通过列地址引线选择需要的列。
写入操作是将数据写入DRAM中的存储单元。
写入过程与读取过程类似，首先选择所需的存储行和列，然后将数据写入到选中的存储单元。
写入操作需要消耗能量，因为电容中的电荷需要改变。
另一个优点是DRAM内存的容量大。
DRAM芯片可以在小封装中集成大量的存储单元，从几百兆字节到几十亿字节的容量都是常见的。
这使得DRAM成为存储大量数据的理想选择。
与容量相关的一个问题是，DRAM存储单元的电荷会逐渐丢失。
这是由于电容中的电荷逐渐泄漏。
为了解决这个问题，DRAM需要定期进行刷新操作，将存储单元的电荷重新存储。
刷新操作会导致存储器性能的一些下降，因为在刷新期间无法进行读取或写入操作。
此外，DRAM内存的成本相对较低。
与其他存储器技术相比，如SRAM （Static Random-Access Memory），DRAM的生产成本更低，这使得它在大容量存储需求下更具竞争力。
DRAM基本结构与原理（一）
DRAM基本结构与原理（⼀）DRAM基本结构与原理（⼀）东南⼤学ASIC⼯程中⼼ matlinsas@DRAM（Dynamic Random Access Memory），即动态随机存储器，也就是我们常说的计算机内存，在现代计算机系统和SOC系统中有很重要的作⽤。
本⽂主要对DRAM中的⼀些基本原理进⾏总结，⽬的是为了更好理解DDRC（Double Data Rata DRAM controller）中的时序关系与时序参数。
⼀．DRAM基本电路结构2.1基本存储单元cell2.1.1 3T1C与1T1CDRAM基本电路结构如图所⽰：图中的基本结构单元是1T1C（1 Transistor -1 Capacitor）。
其⼯作的⼤致原理是：当Word Line选通时，晶体管导通，从⽽可以从Bit Line上读取存储在电容器上的位信息。
⽽在早期的DRAM中的基本结构却不是这样的，⽽是3T1C（3 Transistor -1 Capacitor）如下图所⽰：使⽤三个晶体管作为开关，这样设计的优点是：当读取存储在电容上的位信息时，不会影响电容上的电荷，从⽽读后不需要对单元进⾏precharge。
关于precharge的原理在下⽂会有详细介绍，这⾥我们只要了解3T1C的结构读存储器不会破坏其存储在DRAM中的信息。
但是由于1T1C的结构⽐3T1C的结构⾯积节省很多，因此现代DRAM中常⽤的还是1T1C结构。
此外由DRAM基本电路结构图，我们可以知道DRAM的信息是存储在在电容当中，⽽电容中的电荷会因为漏电流存在原因⽽逐渐漏掉，因此需要不断refresh（刷新），这也是DRAM称为动态的原因。
例如，90nm⼯艺下，DRAM的cell单元的电容量是30pf，它的漏电流是1fA，漏光的时间是随着温度的变化⽽变化的。
现在的DRAM的刷新时间⼀般是32ms或者64ms。
2.1.2 堆电容（Stacked Capacitor）与沟电容（Trench Capacitor）下⾯我们从更底层来了解DRAM存储电容，关于存储电容在现代业界也没有统⼀，仍然存在两⼤阵营，分别是堆电容（Stacked Capacitor）与沟电容（Trench Capacitor），像三星这样的⼤公司使⽤是前者。
dram存储原理
dram存储原理
DRAM存储原理
DRAM（Dynamic Random Access Memory）是一种常见的计算机内存类型，它的存储原理是基于电容器的电荷存储。
DRAM内存由许多存储单元组成，每个存储单元由一个电容器和一个晶体管组成。
电容器用于存储电荷，晶体管用于控制电荷的读取和写入。
DRAM内存的读取和写入操作都是通过电荷的传输来完成的。
在读取操作中，内存控制器向DRAM发送读取请求，DRAM将存储单元中的电荷传输到内存控制器。
在写入操作中，内存控制器向DRAM发送写入请求，DRAM将内存控制器提供的电荷存储到存储单元中。
DRAM内存的电荷存储是有限的，因此需要定期刷新以保持数据的完整性。
刷新操作是通过向DRAM发送刷新请求来完成的，DRAM将存储单元中的电荷重新充电，以保持数据的正确性。
DRAM内存的存储密度比较高，因为每个存储单元只需要一个电容器和一个晶体管。
然而，由于电荷存储是有限的，DRAM内存的读取速度比较慢，因为需要传输电荷。
此外，由于需要定期刷新，DRAM内存的功耗比较高。
为了提高DRAM内存的读取速度，通常会采用缓存技术。
缓存是一种高速存储器，用于存储最常用的数据。
当CPU需要访问内存时，首先会查找缓存中是否存在所需数据，如果存在，则直接从缓存中读取，否则才会从DRAM内存中读取。
总之，DRAM内存的存储原理是基于电容器的电荷存储，读取和写入操作都是通过电荷的传输来完成的。
由于电荷存储是有限的，DRAM 内存需要定期刷新以保持数据的正确性。
为了提高DRAM内存的读取速度，通常会采用缓存技术。
DRAM原理详解
内存工作原理及发展历程RAM（Random Access Memory）随机存取存储器对于系统性能的影响是每个PC用户都非常清楚的，所以很多朋友趁着现在的内存价格很低纷纷扩容了内存，希望借此来得到更高的性能。
不过现在市场是多种内存类型并存的，SDRAM、DDR SDRAM、RDRAM等等，如果你使用的还是非常古老的系统，可能还需要EDO DRAM、FP DRAM（块页）等现在不是很常见的内存。
虽然RAM的类型非常的多，但是这些内存在实现的机理方面还是具有很多相同的地方，所以本文的将会分为几个部分进行介绍，第一部分主要介绍SRAM和异步DRAM （asynchronous DRAM），在以后的章节中会对于实现机理更加复杂的FP、EDO和SDRAM 进行介绍，当然还会包括RDRAM和SGRAM等等。
对于其中同你的观点相悖的地方，欢迎大家一起进行技术方面的探讨。
存储原理：为了便于不同层次的读者都能基本的理解本文，所以我先来介绍一下很多用户都知道的东西。
RAM主要的作用就是存储代码和数据供CPU在需要的时候调用。
但是这些数据并不是像用袋子盛米那么简单，更像是图书馆中用有格子的书架存放书籍一样，不但要放进去还要能够在需要的时候准确的调用出来，虽然都是书但是每本书是不同的。
对于RAM等存储器来说也是一样的，虽然存储的都是代表0和1的代码，但是不同的组合就是不同的数据。
让我们重新回到书和书架上来，如果有一个书架上有10行和10列格子（每行和每列都有0-9的编号），有100本书要存放在里面，那么我们使用一个行的编号＋一个列的编号就能确定某一本书的位置。
如果已知这本书的编号87，那么我们首先锁定第8行，然后找到第7列就能准确的找到这本书了。
在RAM存储器中也是利用了相似的原理。
现在让我们回到RAM存储器上，对于RAM存储器而言数据总线是用来传入数据或者传出数据的。
因为存储器中的存储空间是如果前面提到的存放图书的书架一样通过一定的规则定义的，所以我们可以通过这个规则来把数据存放到存储器上相应的位置，而进行这种定位的工作就要依靠地址总线来实现了。
计算机内存的工作原理
计算机内存的工作原理
计算机内存的工作原理
既然内存是用来存放当前正在使用的(即执行中)的数据和程序，那么它是怎么工作的呢?下面是YJBYS店铺带来的内存的工作原理，希望对你有帮助！
我们平常所提到的计算机的内存指的是动态内存(即DRAM)，动态内存中所谓的动态，指的是当我们将数据写入DRAM后，经过一段时间，数据会丢失，因此需要一个额外设电路进行内存刷新操作。
以相同速度高速地、随机地写入和读出数据(写入速度和读出速度可以不同)的`一种半导体存储器。
简称RAM。
RAM的优点是存取速度快、读写方便，缺点是数据不能长久保持，断电后自行消失，因此主要用于计算机主存储器等要求快速存储的系统。
按工作方式不同，可分为静态和动态两类。
静态随机存储器(SRAM)的单元电路是触发器，存入的信息在规定的电源电压下便不会改变。
SRAM速度快，使用方便。
动态随机存储器(DRAM)的单元由一个金属-氧化物-半导体(MOS)电容和一个MOS晶体管构成，数据以电荷形式存放在电容之中，需每隔2～4毫秒对单元电路存储信息重写一次(刷新)。
DRAM存储单元器件数量少，集成度高，应用广泛。
【计算机内存的工作原理】。
计算机内存条 工作原理
计算机内存条工作原理计算机内存条工作原理计算机内存条是计算机中重要的硬件组件之一，用于存储和访问计算机程序和数据。
它是计算机的临时存储器，能够在计算机运行时快速读取和写入数据。
本文将详细介绍计算机内存条的工作原理。
一、内存条的基本结构计算机内存条通常由一组动态随机存取存储器（DRAM）芯片组成，这些芯片被安装在一个电路板上。
每个DRAM芯片由许多存储单元组成，每个存储单元可以存储一个位（0或1）。
这些存储单元按矩阵形式排列，每个单元通过一个地址进行访问。
二、内存条的工作原理1. 读取数据当计算机需要读取内存中的数据时，首先会将数据的地址发送到内存控制器。
内存控制器会解码地址，并将其发送到相应的DRAM芯片。
DRAM芯片根据地址找到对应的存储单元，并将存储单元中的数据读取出来。
读取的数据通过数据总线传输到内存控制器，然后再传输到计算机的处理器或其他设备。
2. 写入数据当计算机需要将数据写入内存时，首先会将数据和地址发送到内存控制器。
内存控制器将地址发送到相应的DRAM芯片，并将数据写入到对应的存储单元中。
写入的数据通过数据总线传输到内存控制器，然后再传输到DRAM芯片。
3. 刷新操作DRAM芯片中的存储单元是有限的，数据需要定期刷新以保持其有效性。
在DRAM芯片中，每个存储单元都有一个电容器来存储数据，电容器会逐渐丧失电荷，导致数据丢失。
为了防止数据丢失，DRAM芯片需要定期刷新电容器中的电荷。
内存控制器会发送刷新命令给DRAM芯片，使其刷新存储单元中的数据。
4. 内存条的速度和容量内存条的速度通常以时钟速度来表示，例如DDR4-3200。
时钟速度越高，内存条的读写速度越快。
内存条的容量通常以GB（千兆字节）为单位，例如8GB、16GB等。
内存条的容量决定了计算机可以同时存储和处理的数据量。
5. 内存条的类型目前常见的内存条类型有DDR3、DDR4等。
不同类型的内存条在工作电压、传输速度和时序等方面有所不同。
DRAM的基本工作原理
DRAM的基本工作原理DRAM（动态随机存取存储器）是一种常用的半导体存储器，它的基本工作原理是利用电容器来存储和读取数据。
DRAM被广泛应用于计算机、智能手机和其他电子设备中。
DRAM由许多存储单元组成，每个存储单元通常由一个电容器和一个传输门（access transistor）组成。
电容器存储比特信息，传输门用于读取和写入数据。
选择阶段：首先，内存控制器根据需要确定要访问的存储单元的地址。
然后，通过行地址（Row Address）信号激活一个特定的行，使得行内的所有存储单元电容器的电荷分布重构。
读取阶段：读取数据时，将目标行的列地址（Column Address）信号打开，将内存中存储单元的电荷通过传输门放大并传递到读取电路。
读取电路将电流转换为数字信号，并传送给CPU或其他电路。
写入阶段：写入数据时，列地址信号被打开，通过传输门将输入的数据传输到指定的电容器中。
此后，行地址信号被关闭，使得其他存储单元不受干扰。
刷新阶段：DRAM中的电容器会逐渐失去电荷，如果不进行刷新，则会导致数据的丢失。
因此，DRAM需要周期性地进行刷新操作来更新存储单元中的数据。
刷新操作通过激活每个存储单元的行，然后立即关闭来实现。
这个过程通常由内存控制器自动完成。
然而，DRAM也存在一些问题。
首先，由于电容器的性质，DRAM存储电荷容易泄漏，需要定期刷新来保持数据的稳定性。
其次，DRAM的访问速度较慢，因为读取和写入数据需要时间来充电和放电电容器。
此外，DRAM的密集集成度和存储容量相对较低。
为了解决这些问题，人们还开发了其他类型的存储器，例如静态随机存取存储器（SRAM）和闪存存储器。
SRAM由触发器组成，不需要定期刷新，但成本更高，存储密度较低。
闪存存储器比DRAM的密度更高，用于存储非易失性数据，但访问速度相对较慢。
总之，DRAM的基本工作原理是利用电容器存储和读取数据。
通过选择、读取、写入和刷新等阶段，DRAM能够实现数据的存储和访问。
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DRAM内存原理1. 内存基础不管你信不信,RDRAM (Rambus、DDR SDRAM甚至是EDO RAM它们在本质上讲是一样的。
RDRAM、DDR RAM、SDRAM、EDO RAM都属于DRAM(Dynamic RAM,即动态内存。
所有的DRAM基本单位都是由一个晶体管和一个电容器组成。
请看下图:上图只是DRAM一个基本单位的结构示意图:电容器的状态决定了这个DRAM 单位的逻辑状态是1还是0,但是电容的被利用的这个特性也是它的缺点。
一个电容器可以存储一定量的电子或者是电荷。
一个充电的电容器在数字电子中被认为是逻辑上的1,而“空”的电容器则是0。
电容器不能持久的保持储存的电荷,所以内存需要不断定时刷新,才能保持暂存的数据。
电容器可以由电流来充电——当然这个电流是有一定限制的,否则会把电容击穿。
同时电容的充放电需要一定的时间,虽然对于内存基本单位中的电容这个时间很短,只有大约0.2-0.18微秒,但是这个期间内存是不能执行存取操作的。
DRAM制造商的一些资料中显示,内存至少要每64ms刷新一次,这也就意味着内存有1%的时间要用来刷新。
内存的自动刷新对于内存厂商来说不是一个难题,而关键在于当对内存单元进行读取操作时保持内存的内容不变——所以DRAM单元每次读取操作之后都要进行刷新:执行一次回写操作,因为读取操作也会破坏内存中的电荷,也就是说对于内存中存储的数据是具有破坏性的。
所以内存不但要每64ms 刷新一次,每次读操作之后也要刷新一次。
这样就增加了存取操作的周期,当然潜伏期也就越长。
SRAM,静态(StaticRAM不存在刷新的问题,一个SRAM基本单元包括4个晶体管和2个电阻。
它不是通过利用电容充放电的特性来存储数据,而是利用设置晶体管的状态来决定逻辑状态——同CPU中的逻辑状态一样。
读取操作对于SRAM不是破坏性的,所以SRAM不存在刷新的问题。
SRAM不但可以运行在比DRAM高的时钟频率上,而且潜伏期比DRAM短的多。
SRAM仅仅需要2到3个时钟周期就能从CPU缓存调入需要的数据,而DRAM 却需要3到9个时钟周期(这里我们忽略了信号在CPU、芯片组和内存控制电路之间传输的时间。
前面也提到了,SRAM需要的晶体管的数目是DRAM 的4倍,也就是说成本比DRAM高至少是4倍,在目前的售价SRAM每M价格大约是DRAM的8倍,是RAMBUS内存的2到3倍。
不过它的极短的潜伏期和高速的时钟频率却的确可以带来更高的带宽。
结构和功能(SDRAM内存最基本的单位是内存“细胞”——也就是我们前面展示给大家DRAM 基本单元示意图所示的部分,下面我们对这个部分通称为DRAM基本单元。
每个DRAM 基本单元代表一个“位”——Bit(也就是一个比特,并且有一个由列地址和行地址定义的唯一地址。
8个比特组成一个字节,它可代表256种组合(即2的八次幂,字节是内存中最小的可寻址单元。
DRAM基本单元不能被单独寻址——否则现在的内存将会更加复杂,而且也没有必要。
很多DRAM基本单元连接到同一个列线(Row line和同一个行线(Column line,组成了一个矩阵结构,这个矩阵结构就是一个Bank。
大部分的SDRAM芯片由4个Bank组成,而SDRAM DIMM (Dual Inline Memory Module 双列直插式可能由8或者16个芯片组成。
SDRAM DIMM有14条地址线和64 bit 数据线(如果一个DIMM内存使用8bit SDRAM芯片,那么你应该在内存条上看到8个芯片,当然有的DIMM 使用4 bit SDRAM芯片,那么你将会在内存条上看到16片。
以下是对插图的注释:Row Address Buffer:行地址缓冲Column Address Buffer:列地址缓冲Row DECODER:行解码器Column DECODER:列解码器Memory Array:内存阵SENSE AMP:传感放大器由上图可见一个Bank由内存阵列、sense amp、一个行解码器、一个列解码器组成。
如果要理解内存Bank内部工作状况,让我们看看当缓存没有命中后CPU从系统主内存中调用数据的情况。
CPU需要依次读取一个32字节的数据,首先向芯片组发出请求——这通常需要一个时钟周期芯片组将通过14条列地址线发送一个行地址,也就是这个行地址被发送到DIMM所有的芯片上。
拥有相同行地址的行被成为一个页面。
换句话说,当芯片组向DIMM发送行地址后,就在打开了DIMM上一个页面。
每一个内存bank都有一个传感放大器(sense ampplifier,用来放大从基本单元读出(或者写入内容时电荷。
传感放大器根据从芯片组发送来的行地址读出相应的数据,这个读出过程需要一定的时间这就是RAS到CAS的延迟,简称TRCD。
不同质量的SDRAM的TRCD需要2或者3个周期。
现在我们已经有了正确的行地址,不过还不知道确切的到那个基本单元去获得信息。
CAS延迟时间就是内存用于取得正确的列地址所需要的时间。
CAS 延迟时间一般时2或者3个时钟周期。
然后内存基本单元就把信号发送到DIMM的输出缓存,这样芯片组就可以读取它们了。
现在我们有了前8个字节的内容,以及在传感放大器中有了正确的行地址,等到下面的24个字节的过程就简单了。
这时就由内部计数器负责把下一个列地址的内存基本单元的内容发送到DIMM的输出缓存当中。
这样每个时钟周期都有8个字节传送到输出缓存中,这种模式就叫做“突发模式”。
可见,主内存的延迟时间(也就是所谓的潜伏期,从FSB到DRAM等于下列时间的综合:FSB同主板芯片组之间的延迟时间(+/- 1个时钟周期- 1个时钟周期芯片组同DRAM之间的延迟时间 (+/RAS到CAS延迟时间:RCD(2-3 个时钟周期,用于决定正确的行地址 CAS延迟时间 (2-3 时钟周期,用于决定正确的列地址另外还需要1个时钟周期来传送数据数据从DRAM输出缓存通过芯片组到CPU的延迟时间(+/- 2个时钟周期可以看出,一个真正的PC100的SDRAM CAS=2的内存取得最前八个字节的时间是9个时钟周期,而另外24个字节只是需要3个时钟周期,这样PC100的SDRAM取得32个字节的数据只是需要12个时钟周期。
对于同样的情况,也就是当二级缓存未命中的时候,CPU从内存取得数据所需要的延迟时间需要用如下方法计算:CPU倍频×内存延迟时间=CPU延迟时间。
如果500MHZ(5×100MHz的CPU需要5×9个延迟周期。
也就是说如果二级缓存没有命中,CPU需要45个时钟中期才能得到新的数据。
通过以上的介绍,我们已经理解的DRAM工作的基本原理,下面让我们了解一下决定RAM技术速度的因素。
还是延迟时间……究竟是什么决定DRAM速度?SDRAM是多bank结构,芯片组可以保持一部分曾经访问过的Bank的行地址,也就是说保持一部分已经被打开的“页面”。
如果需要访问的数据在同一列中,那么芯片组不需要等待传感器进行变换——这种情况就叫做页面命中。
这时RAS到CAS延迟时间就是0个时钟周期,只需要经过CAS延迟就能在内存缓冲调入正确数据。
所以,页面命中就意味着我们只需要等待列地址的确立,就能得到需要的数据了。
不过有的情况下,芯片组请求的内存页面不是处于打开的状态,这就叫做页面失效。
在这种情况下,RAS到CAS延迟时间将是2或者3时钟周期(根据内存的品质不同而不同。
这种情况就是前面我们讨论过的情形。
如果芯片组已经保持了某一个Bank的某一个行地址,也就是在某一个bank已经打开了一个页面,而请求的数据是位于同一个bank的不同行地址的数据,这种情况是最糟糕的。
这样就意味着传感放大器需要首先回写旧的行地址,然后再转换新的行地址。
回写旧的行地址所占用的时间叫做“预转换时间”(Precharge time,当遇到这种情况时,是最坏的情况。
带宽问题要理解延迟时间和带宽之间的联系,我们以PC100 SDRAM-222为例来说明。
第一个2代表CAS延迟时间是2个时钟周期,第二个2表示RAS到CAS 延迟时间,第三个2代表预转换时间。
我们假设不同类型的延迟。
在这个例子中我们假设发生了缓存页面失效,CPU等待调入新的需要的数据。
也就是,我们要研究从读取内存到填充缓存的这一个过程。
回写内存的过程很简单。
写入的数据可以首先调入缓存待用。
举例来说,KX-133芯片组具有4条从CPU到DRAM 写缓存的数据通道。
具有高速前端总线(FSB=200MHz和写缓存,CPU可以从芯片组的缓存中持续不断的得到信息,从而得以不间断的工作。
芯片组只要在内存总线未饱和的情况下,专心缓存同主内存之间的数据传输就可以了。
下面让我们看一看表一,这里列出了所有情况下的延迟时间。
第三列显示的是当第一列描述的情况发生时所需要的延迟时间。
比如,当出现“正常”页面失效时,需要两个时钟周期寻找行地址(简称RCD,再需要两个时钟周期找到相应的列地址(称为CAS延迟时间或者CL。
在第四列,你会发现我们把前一列的结果都加了5个时钟周期=2个时钟周期(地址从CPU传到芯片组再到DIMM需要2个时钟周期+1个时钟周期(数据传输到输出缓存需要1个时钟周期+2个时钟周期(数据返回到CPU 需要2个时钟周期。
最后一列显示的是延迟时间和带宽之间的关系。
比如,当页面命中的情况下,CAS=2的内存芯片可以在10个周期内提供32字节的数据,而内存时钟是100MHz(记住我们前面说过假设是PC100 SDRAM,很容易就能算出每秒可以传输320MB。
由此可见:延迟时间同带宽的关系非常密切,特别对于经常从缓存中调入数据的PC系统而言更是这样。
从上面的例子你会发现,即使是真正的PC100 SDRAM (222在最好的情况下(100%的页面命中率,它的带宽也不过达到最高理论带宽800 MB/s的40%。
对于PC133 SDRAM内存情况是怎么样的?表二列出的是PC133 CAS2、PC133 Cas3、PC100 CAS2情况下的带宽。
可以看出,PC133 CAS3完成任务比PC100 CAS2 还慢一个时钟周期,所以对于某些访问内存操作比较少的程序(也就是在没有超越PC 100 CAS2实际带宽上限的内存,配备PC100 CAS2同配备PC133 CAS2的系统表现是一样的。
对于具有512 KB二级缓存的Athlon来说,配备PC133和PC100所表现出来的差异不大。
而对于Duron,当访问内存的操作增多时,高带宽的PC133 CAS3将会显示出明显的优势。
我们曾经做过这方面的测试,对此进行过验证,因为本文是基本属于理论性的东西,所以就不进一步列举数据了。