自动打铃系统设计说明书

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打铃器说明书1

打铃器说明书1

※系统概述:M P3智能音乐播放系统:采用世界最先进的微电脑控制、M P3、F L A S H录音技术。

将广播自动播放、音源选播、录音下载/音频和麦克风录音存储等先进功能综合为一体。

高标准的产品定位,多功能的超前设计,成为广播设备的典范之精品,达到国内领先水平。

广泛适用于校园自动广播音乐打铃、外语广播教学听力考试系统。

※综合功能:M P3自动广播、智能分区广播、日常教学广播、消防紧急广播、背景音乐播放、外语教学及听力考试广播功能。

※、系统特点:1、M P3存储:本系统采用S A M S U N G F L A S H为存储方式,音质清晰、优美、内存容量有32、64M、128M、256M、512M,从60分钟---16小时,可满足各种用户广播需求。

2、编程播放:具有自动广播功能、每天可达99次设定编程播放,对播放内容和播出时间、次数及循环设定多遍播放并任意编程控制,实现无人直守。

每一次编程时间设定可达几十首歌曲进行播放输入。

对某些需要准点播放的内容拥有优先权。

3、功放管理:在每次执行定时播放程序时会自动提前5秒钟将功放电源打开,避免功放机开机因启动及预热延时而影响正常播放。

(智能化的设计起到了节能和科学化管理功放开关)4、中文菜单显示:M P3自动广播系统采用中文式菜单液晶显示,引导式菜单进入,让操作者对各项功能信息一目了然,上下翻页及功能设定简洁方便,简单明朗易学易用。

5、程序设定:用户可根据不同的作息时间、内容进行编程设定,达到任意选择和调整作息时间,满足各广播单位对广播作息的选择需求。

6、M P3下载存录音源:用户可直接从电脑上下载或自行录制需要的乐曲到系统内,再进行编程播放。

7、音频及麦克存录音源:本系统可直接从各种媒体(V C D、C D、卡座等)线路和麦克风两种方式录音输入存储音源音乐曲目。

8、时钟显示:本系统具有日常时钟功能:本机采用专用实时时钟模块,走时准确,停电正常计时,标准时间及工作程序不会丢失、错乱。

自动打铃控制器的PLC控制系统设计

自动打铃控制器的PLC控制系统设计

自动打铃控制器的P L C 控制系统设计-CAL-FENGHAI-(2020YEAR-YICAI)_JINGBIAN设计任务书一.课题名称:自动打铃控制器的设计二.概述目前,学校打铃系统的控制均有专用的控制器,这种控制器由单片机或数字系统组成。

当然,用PLC控制也完全可以达到准确定时打铃的目的。

图1所示为PLC控制自动打铃系统组成框图。

图1 PLC控制自动打铃系统组成框图根据学校作息时间表,该控制系统的要求具体如下:(1)上课铃与下课铃要能分开(铃声响的频率不一样),起床、晚自习等时间的铃声为连续打铃,每次打铃的时间为15s。

(2)要具备时间调整功能。

(3)星期六、星期日不打铃,星期一至星期五按表1所示作息时间打铃。

(4)具有时间显示功能,要有秒、分、时和星期的显示。

表1 作息时间表1.根据题意,设计该PLC控制系统。

2.PLC选择及I/O及其它PLC元器件分配。

3.选择电器元件,编制元件目录表。

4.绘制梯形图。

5.用计算机绘制主电路图、PLC控制电路图、电器元件布置图。

6.编写设计说明书及设计小结。

四.设计方案提示1.电子钟程序电子钟程序分别设有秒、分显示(00~59),时显示(00~23)和星期显示(1~6、日)。

其中电子钟计数功能可采用移位指令实现,0~9显示译码电路可用组合逻辑功能完成。

“00~59”六十进制秒、分计数的个位向十位进位的处理方法是:当个位计数到9,第10个脉冲到来时,个位数应该显示0,而十位数应显示1,这是两位数的显示应为10。

对于时显示00~23及星期一至星期日的进位方法处理类似。

有区别的是星期日显示可用数字“”表示,即星期日显示不是显示数字“7”,而是显示数字“8”。

2.打铃程序要使电子钟在显示时间7:40时打铃,可以将7:40的特征码“1”找出来,再驱动一“定时器”电路,使定时器定时15s,打铃也将响应15s。

其余上课的特殊码处理方法相同。

而当下课时,将产生特征码“2”,驱动下课打铃“定时器”电路,打铃15s后停止,但此时打铃的铃声应和特征码“1”时(即上课)不同。

设计一台自动打铃系统

设计一台自动打铃系统

设计一台自动打铃系统一、设计任务用单片机器件为主体,设计一台自动打铃系统。

(1)按照设计标准,画出系统框图和系统硬件电路图。

(2)完成该课题的程序设计,提交程序设计框图及程序设计清单。

(3)提交课程设计报告二、设计要求(一)基本要求(1)基本计时和显示功能(用12小时制显示)。

包括上下午标志,时、分的数字显示,秒信号指示。

(2)能设置当前时间(含上、下午,时,分)(3)能实现基本打铃功能,规定:上午6:00起床铃:打铃5秒、停2秒、再打铃5秒。

下午10:30熄灯铃:打铃5秒、停2秒、再打铃5秒。

铃声可用小喇叭播放,凡是用到铃声功能的均按此处理(二)发挥部分(1)增加整点报时功能,整点时响铃5秒,要求有控制启动和关闭功能。

(2)增加调整起床铃、熄灯铃时间的功能。

(3)增设上午4节课的上下课打铃功能,规定如下:7.30 上课,8.20下课:8.30上课,9.20下课;9.40 上课,10.30下课;10.40上课,11.30下课;每次铃声5秒。

(4)特色和创新自选。

三、设计步骤(1)设计能正常工作的一个单片机最小硬件系统,外围电路包括设置键盘,LCD 或LED的显示屏;(2)进行软件设计,利用单片机系统时钟先设计一个高精度的内部时钟系统,最小精确时间为期1秒;(3)在秒计数器的基础上设计一个24小时时钟,并设计若干定时功能;(4)设计打铃执行机构,完成自动打铃功能。

四、课程设计说明书要求后面略......公开我的主要设计资料:主程序流程图:汇编程序清单:/*************************************************************** 程序名称:51单片机自动打铃系统简要说明:实现24小时制电子钟,8位数码管显示,显示时分秒显示格式:23-59-59(小时十位如果为0则不显示)到预定时间启动蜂鸣器模拟打铃,蜂鸣器BEEP:P3.7打铃方式分起床、熄灯铃和上、下课铃两种系统使用4只按键,3只按键用来调整时间,另一只为强制打铃按钮调整选择键SET_KEY:P1.0;通过选择键选择调整位,选中位闪烁增加键ADD_KEY:P1.1;按一次使选中位加1减少键DEC_KEY;P1.2;按一次使选中位减1如果长按ADD_KEY或DEC_KEY,识别后则进行调时快进,此时停止闪烁如果选中位是秒,则按增加键或减少键都是将秒清零强制打铃键DALING_KEY:P1.3;用来强制打铃或强制关闭铃声P0口输出数码管段选信号,P2口输出数码管位选信号。

自动打铃系统设计样本

自动打铃系统设计样本

<<综合课程设计>>自动打铃系统设计报告题目: 自动打铃系统专业: 电子信息工程年级:学号:学生姓名:联系电话:指引教师:完毕日期: 12月30日自动打铃系统摘要在现如今快节奏生活中, 人们对于时间规定越来越苛刻, 诸多时候需要对时间规划, 然后届时间点就要有时间提示, 这就必要用届时中提示装置, 亦可称为打铃装置。

打铃装置有诸各种, 例如手机打铃系统, 闹钟机械打铃系统, 广播打铃系统等等, 但是寻常生活中见得最多还是校园自动打铃系统。

在学校生活中, 每天上课都离不开打铃系统使用。

打铃器可觉得上下课学生和教师们提供时间提示, 有助于师生对上课和学习合理安排。

同事也可以作为一种提示学生作息时间时间表, 让教师和学生均有一种规律科学时间安排。

因而, 打铃系统核心某些也是时钟某些, 为系统提供时间基准。

本设计重要是针对合用于校园打铃系统规定, 其简介了一种基于单片机自动打铃系统设计办法, 系统以STC89C52单片机为控制器, 以DS1302时钟芯片为系统提供时间, 并在1602液晶显示屏上显示, 通过按键可以设定定期打铃时间和打铃间隔。

系统软件设计采用C语言来完毕, C语言语法简洁, 使用以便, 用于完毕软件设计非常以便。

核心词: 打铃器、STC89C52单片机、DS1302、LCD1602ABSTRACT. I.today'.fast-pace.life, peopl.ar.mor.an.mor.requirements, i.man.case.nee.tim.t.plan, an.the.t.poin.i.tim.wil.hav.tim.t.remind, e.t.remin.device, als.know.a.Bel.equipment.Bel.device.ther.ar.many, suc.a.phon.ringin.system, th.mechanica.Bel.alar.cloc.system, broadcas.th.Bel.System, an.s.on, bu.i.everyda.lif.u.t.th.schoo.bel.syste.automatically.I.schoo.life,e.i.clas.ever.day.Bel.ca.provid.reminde.o.student.an.teacher.t.an.fro.sc hool,e.a.a.aler.s tuden.hour.schedule, w.o.science...Accordingly, Bel.cloc.i.th.cor.par.o.th.system,provid..tim.referenc.fo.th.system.Designe.primaril.fo.th.Bel.Syste.requirement.appl.t.th.campus, an.introduce.a.automati.Bel.syste.base.o.single-chi.desig.methods,system.wit.STC89C5.single-chi.controller, DS130.provide.th.syste.tim.cloc.chip, i.160.an.displaye.o.th.LC.b.pressin.th.se.ringin.an.ringin.i.interval.o.tim.o..regula.basis.Syste.softwar plete, .languag.synta.i.simple, e, pletin..softwar.design.Key Words: t Bell, DS1302, collector, STC89C52 single-chip LCD1602目录摘要 ................................................................................................... 错误!未定义书签。

自动打铃EDA设计报告

自动打铃EDA设计报告

考试序号:##自动打铃系统设计说明书学生姓名:###学号:########专业班级:#######报告提交日期:湖南理工学院物电学院目录第一部分:设计题目及总体要求简介........................................ 错误!未定义书签。

1.设计题目:自动打铃系统设计。

..................................... 错误!未定义书签。

2.设计要求简介: ................................................................. 错误!未定义书签。

第二部分:设计方案说明............................................................ 错误!未定义书签。

设计方案:............................................................................. 错误!未定义书签。

第三部分:各部分功能介绍及程序(部分)............................ 错误!未定义书签。

1. 系统框图 ...................................................................... 错误!未定义书签。

2. 选择的FPGA芯片及配置 ........................................... 错误!未定义书签。

3. 各模块(元件)说明 .................................................. 错误!未定义书签。

▪各子模块说明 ................................................................ 错误!未定义书签。

基于EDA自动打铃系统设计(课后作业)资料

基于EDA自动打铃系统设计(课后作业)资料

考试序号:**自动打铃系统设计说明书学生姓名:***学号:*******1610专业班级:电子13-1BF报告提交日期:2015.11.18理工学院物电学院自动打铃系统设计第一章设计题目及总体要求简介 (3)第二章设计方案说明 (3)第三章各部分功能介绍及程序 (4)3.1系统框图 (4)3.2选择的FPGA芯片及配置 (4)3.3各模块(元件)说明 (4)3.3.1 计时器模块及手动校时模块 (4)3.3.2 闹钟模块 (6)3.3.3 显示模块 (6)3.3.4 顶层设计及原理图 (7)附录: (8)第一章设计题目及总体要求简介随着EDA技术的发展和应用领域的扩大与深入,EDA技术在电子信息、通信、自动控制及计算机应用领域的重要性日益突出。

EDA技术就是以计算机为工具,设计者在EDA软件平台上,对以硬件语言HDL为系统逻辑描述手段完成的设计文件,然后由是计算机自动地完成逻辑编辑、化简、分割、综合、优化、布局、布线、和仿真直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。

本设计是基于VHDL语言的自动打铃系统。

在论文中,介绍了基于CHDL 语言自动打铃系统的思路,整个系统需包含计时模块、校时模块、打铃模块。

在Quartus II开发环境中编译和仿真所设计的程序,并逐一调试验证程序的运行状况。

仿真和验证的结果证明,该设计方法切实可行,该打铃系统可以实现调时定时打铃功能,具有一定的实际应用性本设计是基于VHDL的自动打铃系统,而自动打铃就像是现在的闹钟一样,起到提醒作用,6点起床闹铃,闹铃延迟时间5秒,本设计还是一个实时时钟,通过功能选择键选择计时功能、闹钟功能、手动校时功能。

第二章设计方案说明自动打铃是一种现代提醒工具,有着广泛的应用,本设计具体实现如下:(1)计时功能,24小时制显示、动态扫描显示、显示格式88-88-88;(2)闹钟功能,6点闹钟,打铃5S;(3)手动校时功能;可设置分、时;为了高效率验证设计的结果另外增加了一个手动校时模块,用两个按键(选择调分或调时,计数器增加)。

课程设计报告---自动打铃系统

课程设计报告---自动打铃系统

目录一、设计任务和性能指标 (2)1.1设计任务 (2)1.2性能指标 (2)二、设计方案 (2)三、系统硬件设置 (3)3.1、单片机最小系统 (3)3.2时钟电路DS1302 (4)3.3、显示电路的设计 (5)3.4、键盘接口的设计 (5)3.5打铃电路的设计 (6)四、系统软件设计 (7)4.1程序流程图 (7)4.2主程序设计 (10)4.3显示子程序的设计 (11)五、调试及性能分析 (12)5.1调试步骤 (12)5.2性能分析 (12)六、心得体会 (12)参考文献 (13)附录1 系统硬件电路图 (14)附录2 程序清单 (15)一、设计任务和性能指标1.1设计任务用单片机器件为主体,设计一台自动打铃系统。

(一)基本要求1、基本计时和显示功能(用12小时制显示)。

包括上下午标志,时、分的数字显示,秒信号指示。

2、能设置当前时间(含上、下午,时,分)。

3、能实现基本打铃功能,规定:上午6:00起床铃:打铃5秒、停2秒、再打铃5秒。

下午10:30熄灯铃:打铃5秒、停2秒、再打铃5秒。

铃声可用小喇叭播放,凡是用到铃声功能的均按此处理。

(二)发挥部分1、增加整点报时功能,整点时响铃5秒,要求有控制启动和关闭功能。

2、增加调整起床铃、熄灯铃时间的功能。

3、增设上午4节课的上下课打铃功能,规定如下:7.30 上课,8.20下课:8.30上课,9.20下课;9.40 上课,10.30下课;10.40上课,11.30下课;每次铃声5秒。

4、特色和创新自选。

1.2性能指标1.时钟:上下午(1位)、时(2位) 、分(2位)2.校对键:确认键/设置键、右移键/灭铃键、加键、减键3.响铃:蜂鸣器二.设计方案二、设计方案按照系统设计的功能的要求,初步确定设计系统由主控模块、时钟模块、显示模块、键扫描接口电路共四个模块组成,电路系统构成框图如图1.1所示通过内部定时产生中断,从而驱动电铃打铃。

电路系统构成框图如图1.1所示。

单片机自动打铃系统设计方案

单片机自动打铃系统设计方案

单片机自动打铃系统设计方案1.1 《设计要求》它可以作为时钟电路来显示时间,进行设置,定时打铃。

按照自顶向下设计方法划分自动打铃系统的功能。

可分为:时间设置电路,计时电路,显示电路和定时打铃控制电路等。

(以信息科学与技术学院的打铃情况设计1.2 《设计方案选择》1.2.1 方案一:数字电路设计的自动打铃系统利用函数信号发生器来进行脉冲信号输出,利用74160N来设置十进制和六进制的进位输出。

利用数码显示器来显示时间,利用或门、与门、非门、与非门、等电路元件进行组合实现打铃的控制。

1.2.2 方案二:基于单片机的自动打铃系统设计单片机部存储器设三个字节分别存放时钟的时、分、秒信息。

利用定时器与软件结合实现1秒定时中断,没产生一次中断,存储器相应的秒值加1;若秒值达到60,则将其清零,并将相应的分字节值加1;若分值达到60,则清零分字节,并将时字节值加1;若时值达到24,则将时字节清零。

建立完一个实时时钟后接下来进行定时处理和打铃输出,当主程序检测到有分进位标志时,便开始比较当前时间与信息时间表上的作息时间是否相同,相同者,则进行报时处理并控制打铃,不相同则返回主程序。

1.2.3 方案确定方案一的设计只能事先设定打铃时间不能完全自动打铃,且在修改打铃时间上存在一定的困难。

而方案二中的设计能完全实现自动化,诠释了我们这次毕业设计的主题。

并在修改打铃时间上有了很大的方便,只需修改一部分程序便能实现不同的需要。

因此我选择方案二进行设计。

1.3 《基本方案》1.3.1 设计课题简要概述自动打铃装置用于工厂、学校等地的时间控制,本设计是按照学校作息时问设定的,模拟了电了钟显示时、分、秒。

还根据学校的作息时间按时打铃,本系统有4 个按钮,分别用来调时、调分、秒和强制打铃及强制关铃,以保证始终与标准时间相吻合。

首先设计出本系统的硬件基本框图,根据框图设计电气原理图,简要概述基本原理,按照设计技术参数设计出各部分程序。

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考试序号:20自动打铃系统设计说明书学生姓名:学号:专业班级:报告提交日期:湖南理工学院物电学院目录一系统工作原理 (3)设计要求 (3)1、计时原理: (4)2、模式信号mode选择各个功能显示的原理: (4)3、时间调整中数字上加的原理: (4)系统框图 (5)二选择的FPGA芯片及配置 (5)三各模块分析 (6)设计步骤: (6)顶层文件端口说明: (8)时序仿三真 (9)附录:源程序(附注释) (11)一系统工作原理工作原理:时钟系统由八个数码管显示组成,其中第1、2个显示的为时的高位和低位,第3个数码管显示的是分隔符“-”,第4、5个为分的高低位,第6个也为隔符“-”,第7、8个为秒的高低位。

时钟工作时用到两个频率,一个是系统频率Clk,主要用来扫描数码管和分频,第二个是时钟工作频率Clk_1HZ(由Clk分频得来),按下复位键,秒分时显示清零,工作时Clk(489HZ)不断通过3-8译码器值的改变来扫描时钟的八位数码管,由于人眼分辩不出这么高的频率,所以看到的是八个数码管一直同时亮着,与此同时控制端连着七段数码管的七位不断提供秒时分的高低位译码到数码管上显示,当Clk计数到244次(500ms)时,Clk_1HZ翻转一次,这样Clk_1HZ的周期就为1s整,每个Clk_1HZ的上升沿给秒的低位加1。

按调时键S1进入调时模式,按下开关时程序里设置扫描到时的高低位时不显示,同时时的低位加1,松开开关时再显示出来,以此实现闪烁的功能,调分键也是同理。

各个输入输出端口定义如下:Clk: 489HZ 的系统基准时钟输入。

作为七段码管扫描频率。

将其489分频可得到1HZ的数字钟工作频率。

Rst: 系统复位信号, 低电平有效。

复位后显示00-00-00。

S1: 调节小时信号, 低电平有效。

每按下一次, 小时增加一个小时。

S2: 调节分钟信号, 低电平有效。

每按下一次, 分钟增加一个分钟。

Spk: 输出到扬声器, 产生嘀、嗒的报时声。

Sel: 七段码管扫描驱动。

因为是八个七段码管,所以Sel 为三位总线。

扫描频率为489HZ, 由于人眼的视觉效果, 呈现在眼前的便是整体的时-分-秒显示。

Display: 七段码管显示输出。

除此之外另设了几个寄存器: Clk_1HZ:1HZ 的数字钟工作频率 Clk_Count1:产生1Hz 时钟的分频计数器 Music_Count:产生扬声器声音频率的分频计数器 SECL,SECH:秒的低位和高位 MINL,MINH:分的低位和高位 HOURL,HOURH:时的低位和高位 Disp_Temp:显示存储中间量数字时钟设计(C)一、设计要求(1)显示6位,分别是小时两位,分钟两位,秒两位;(2)可手动调节对时;(3)整点报时功能。

二、数字时钟设计原理数字时钟设计原理框图:1、计时原理:在计时显示模块中,涉及到的是时分秒各个计数器的设计,“秒计数器”采用60进制计数器,每累计60秒,发出一个“分脉冲”信号,该信号将被送到“分计数器”。

“分计数器”采用60进制计数器,每累计60分钟,发出一个“分脉冲”信号,该信号被送到“时计数器”。

“时计数器”采用24进制计数器,可实现24小时的累计计数。

当计到24小时后,计数清零,如此循环。

2、模式信号mode选择各个功能显示的原理:使用mode按键产生0、1信号在正常计时功能、校时功能之间的转换。

mode信号的作用主要体现在控制模块和时间显示模块中,虽然计时模块中也用到mode 信号,但是它只是turn信号将秒信号清零的辅助作用,保证只有在m=0(即普通计时显示)下turn信号清零功能才起作用,在校时功能下只能是分、小时的切换功能。

(1)在控制模块下的作用:在控制模块下,其实mode和turn信号的作用就是将change数字上加信号按不同的mode和turn分成两个信号,分别是count1(时间显示下的分信号)、counta(时间显示下的小时信号)。

(2)在显示模块下的作用:同在控制模块下的作用相同。

只是将turn信号选出的小时和分钟在同一个mode 下一起送至显示模块。

3、时间调整中数字上加的原理:在时间校时调整模式下,数字的上加不仅受到change信号的作用(即人工调时),还受本身在1Hz信号下计时而随时发生的累加。

由于在控制模块下设置了快加的功能,所以有三部分信号对上加起作用,一是快加时以原始时钟的速率上加,二是慢加下的change具体到各模块、各位的count1或counta,三是秒信号记到59向分信号的进位。

一系统框图二选择的FPGA芯片及配置①EP1K10TC100-3主控芯片采用ACEX1K 系列的EP1K10TC100-3。

ACEX 系列是当今Altera CPLD 中应用前景最好的器件系列之一[1,2]。

该系列的 FPGA 由逻辑阵列块,LAB、嵌入式阵列块EAB、快速互联一计IO单元构成,每个逻辑阵列块包含8个逻辑单元LE(logic element)和一个局部互联。

每个逻辑单元则有一个4输入查找表(LUT)、一个可编程触发器、快速进位链、级连链组成,对个LAB和多个EAB则可通过快速通道互相连接。

EAB是ACEX 系列器件在结构设计上的一个重要的部件,他是输入端口和输出端口都带有的触发器的一种灵活的RAM快,其主要功能是实现一些规模不太大FIFO,ROM、RAM和双端口RAM等②7段共阳数码管③扬声器④开关及其相关电路三各模块分析设计步骤:Quartus II 是Altera公司综合性PLD开发软件,支持原理图、VHDL、Verilog HDL以及AHDL等多种设计输入形式。

内嵌自有的综合器和仿真器,可以完成从设计输入到硬件配置的完整PLD设计流程。

他的设计流程包括设计输入、编译、仿真和定时分析、编程及验证。

而设计输入又包括原理图输入HD文本输入、EDIF网表输入和波形输入等几种方式。

编译时要根据设计要求来设定编译方式以及编译策略,然后根据设定参数和策略来对设计项目进行网表提取、逻辑综合和器件适配,供分析、仿真以及编程使用。

设计完成后需进行仿真,可以测试设计的逻辑功能以及延时特性。

最后,可以用得到的编程文件来通过编程电缆配置PLD,进行在线测试。

在设计过程中,如果出现了错误,则需重新回到设计的输入阶段,改正错误或者调整电路后进行重新测试。

硬件描述语言HDL(Hardware Description Language)诞生于1962年。

和SDL(Software Description Language)相似,经历了从机器语言、汇编语言到高级语言(HDL)的过程[7]。

HDL是用形式化方法去描述数字电路和设计数字逻辑系统的语言主要用于描述离散电子系统的结构和行为HDL和其原理图是两种最常用的数字件电路描述方法,其中HDL 设计法具有更好的可移植性、通用性和模块划分和重用性等特点,在目前的工程设计开发流程主要是基于HDL的。

并且在目前工程设计中被广泛使用。

所以,我们在使用EDA设计数字电路时,其开发流程是基于HDL的。

VHDL描述的时数字电路系统设计的行为、功能以及输入和输出。

它在语法上和现代编程语言C语言相似。

应用VHDL来进行系统设计,有功能强大、可移植性、独立性、可操作性、灵活性的特点。

FPGA器件的内部结构ACEX 1K系列器件是Altera公司2000年推出的新型CPLD产品。

该器件基于SRAM,结合查找表(LUT)和嵌入式阵列块(EAB)提供了高密度结构,可提供10 000到100 000可用门,每个嵌入式阵列块增加到16位宽可实现双端口,RAM位增加到49125个。

其多电压引脚可以驱动2.5V、3.3V、5.0V器件,也可以被这些电压所驱动;双向I/O引脚执行速度可达250MHz。

该器件还应用Altera 专利技术进行了重要的生产改进,进一步降低了器件的成本,提高了产品的性能价格比。

因此,ACEX 1K器件可用来实现许多逻辑复杂、信息量大的系统。

但是在器件操作过程中,ACEX 1K系列器件的配置数据存储在SRAM单元中,由于SRAM的易失性,配置数据在每次上电时必须被重新载入SRAM。

我选择的是ACEX1K的EP1K100QC208-3芯片顶层文件端口说明:modulealarmclock(clk,clk_1k,mode,turn,sel,decodeout,alert,LD_alert,LD_hour,LD_min); input clk,clk_1k,mode,change,turn;output alert,LD_alert,LD_hour,LD_min;output[2:0] sel;output[7:0] decodeout;reg[7:0] hour,min,sec,hour1,min1,sec1,ahour,amin;reg[1:0] m,fm,num1,num2,num3,num4;reg[1:0] loop1,loop2,loop3,loop4,sound;reg LD_alert,LD_hour,LD_min;reg clk_1HZ,clk_2HZ,minclk,hclk;reg alert1,ear;reg count1,count2,counta,countb;wire ct1,ct2,cta,ctb,m_clk,h_clk;reg[2:0] sel;reg[7:0] decodeout;endmodule图(1)引脚示意图三时序仿三真程序编译通过后,进行了一下仿真,设置Clk为2周期为2ms(近似489HZ),End Time设了100s,仿真结果如下图。

图2 仿真结果图在Rst复位端为从低变到高开始计时,计时Clk489次后秒的低位进1,这里由于244次Clk上升沿后Clk_1HZ才翻转,故Clk太密集观察困难,秒的低位到9以后秒高位进1,同理到分以及时,由于如果结束时间设得太长,仿真结果出来得太慢,此处只设了100s,下图为放大后结果,计时Clk489次后秒的低位进1。

图3 1秒跳变放大图下图为数码管显示放大后的仿真图,可以看到,Sel为000时,系统扫描到的是秒的低位,显示为Display:0111111,即显示0,以此类推,Sel为001时,扫描到的是秒的高位,010时为分隔符“-”…直到111时的高位,此处全部显示为零,因为计数还未到达1秒。

图4 数码管显示放大图功能仿真结束后, 利用综合工具对Verilog HDL源码进行综合, 生成网表文件, 再根据该网表文件和所选可编程逻辑器件FPGA 进行优化、布局布线, 然后进行布线后仿真, 最后生成FPGA 码流文件, 把该文件输入可编程逻辑器件即可制成实际数字电路,最后在实验箱上运行正常,所有功能均能实现。

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