微电子习题答案(第3单元)
电子电路第三章习题及参考答案
习题三3-1 网络“A ”与“B ”联接如题图3-1所示，求使I 为零得U s 值。
解：根据戴维南定理可知，图(a)中的网络“A ”可以等效为图(b)电路，其中等效电源为：)(431133V U oc =⨯+=，当该等效电路与“B ”网络联接时，（如图(c)所示），只要)(43V U U oc s ==，电流I 恒等于零。
（注意根据此题意，无需求出R o ） 3-2 （1）题图3-2(a)电路中R 是可变的，问电流I 的可能最大值及最小值各为多少？ （2）问R 为何值时，R 的功率为最大？解：（1）由图(a)可知：当R =∞时，I =0，为最小当R =0时，I 为最大，其值为： )(31032212132//21110A I =+⨯+=（2）由图(a)可算得a 、b 端左边部分的开路电压为： )(3102121110V U oc =⨯+=其等效电阻为：)(121121132Ω=+⨯+=o R根据戴维南定理图(a)可以简化为图(b)电路，由图(b)电路可知，当R=R o =1Ω时，可获得最大功率。
3-3 求题图3-3电路中3k 电阻上的电压（提示：3k 两边分别化为戴维南等效电路）。
解：为求3k 电阻上电压U ，先将图(a)中3k 电阻两边电路均用戴维南等效电路代替。
“A ” “B ” (a)(b)(c)题图3-1 习题3-1电路图(a)(b)题图3-2 习题3-2电路图对于左边电路由弥尔曼定理有：)(1060//30//20)(20301601201302402012011Ω==-=++-=k R V U o oc对于右边电路由弥尔曼定理有：)(712040//60//60)(7240401601601402406048022Ω===++-=k R V U o oc 所以图(a)可以简化为图(b)电路，由图(b)很容易求得： )(4.5211338037120103207240V U ≈⨯=⨯+++=3-4 试求题图3-4所示的桥式电路中，流过5Ω电阻的电流。
微电子工艺习题答案(整理供参考)
第一章1.集成电路：通过一系列特定的加工工艺，将晶体管、二极管等有源器件和电阻、电容等无源器件，按照一定的电路互连，“集成”在一块半导体单晶片（如Si、GaAs）上，封装在一个外壳内，执行特定电路或系统功能。
集成电路发展的五个时代及晶体管数目：小规模集成电路（小于100个）、中规模集成电路（100~999）、大规模集成电路（1000~99999）、超大规模集成电路（超过10万）、甚大规模集成电路（1000万左右）。
2、硅片制备（Wafer preparation）、硅片制造（Wafer fabrication）硅片测试/拣选（Wafer test/sort）、装配与封装（Assembly and packaging）、终测（Final test）。
3、半导体发展方向：提高性能、提高可靠性、降低价格。
摩尔定律：硅集成电路按照4年为一代，每代的芯片集成度要翻两番、工艺线宽约缩小30%，IC工作速度提高1.5倍等发展规律发展。
4、特征尺寸也叫关键尺寸，集成电路中半导体器件能够加工的最小尺寸。
5、more moore定律：芯片特征尺寸的不断缩小。
从几何学角度指的是为了提高密度、性能和可靠性在晶圆水平和垂直方向上的特征尺寸的继续缩小，more than moore定律:指的是用各种方法给最终用户提供附加价值，不一定要缩小特征尺寸，如从系统组件级向3D集成或精确的封装级(SiP)或芯片级(SoC)转移。
6、High-K：高介电系数；low-K:低介电系数；Fabless：无晶圆厂；Fablite：轻晶片厂；IDM：Integrated Device Manufactory集成器件制造商；Foundry:专业代工厂；Chipless:无晶片1、原因：更大直径硅片，更多的芯片，单个芯片成本减少；更大直径硅片，硅片边缘芯片减小，成品率提高；提高设备的重复利用率。
硅片尺寸变化：2寸（50mm）-4寸（100mm）-5寸（125mm）-6寸（150mm）-8寸（200mm）-12寸（300mm）-18寸（450mm）.2、物理尺寸、平整度、微粗糙度、氧含量、晶体缺陷、颗粒、体电阻率。
微电子笔试有答案
微电子笔试(笔试和面试题)有答案(总37页)-本页仅作为预览文档封面，使用时请删除本页-第一部分：基础篇（该部分共有试题8题,为必答题，每位应聘者按自己对问题的理解去回答，尽可能多回答你所知道的内容。
若不清楚就写不清楚）。
1、我们公司的产品是集成电路，请描述一下你对集成电路的认识，列举一些与集成电路相关的内容（如讲清楚模拟、数字、双极型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPGA等的概念）。
数字集成电路是将元器件和连线集成于同一半导体芯片上而制成的数字逻辑电路或系统。
模拟信号，是指幅度随时间连续变化的信号。
例如，人对着话筒讲话，话筒输出的音频电信号就是模拟信号，收音机、收录机、音响设备及电视机中接收、放大的音频信号、电视信号，也是模拟信号。
数字信号，是指在时间上和幅度上离散取值的信号，例如，电报电码信号，按一下电键，产生一个电信号，而产生的电信号是不连续的。
这种不连续的电信号，一般叫做电脉冲或脉冲信号，计算机中运行的信号是脉冲信号，但这些脉冲信号均代表着确切的数字，因而又叫做数字信号。
在电子技术中，通常又把模拟信号以外的非连续变化的信号，统称为数字信号。
FPGA是英文Field－Programmable Gate Array的缩写，即现场可编程门阵列，它是在PAL、GAL、EPLD等可编程器件的基础上进一步发展的产物。
它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。
2、你认为你从事研发工作有哪些特点？3、基尔霍夫定理的内容是什么基尔霍夫电流定律:流入一个节点的电流总和等于流出节点的电流总和。
基尔霍夫电压定律:环路电压的总和为零。
<BR> 欧姆定律: 电阻两端的电压等于电阻阻值和流过电阻的电流的乘积。
4、描述你对集成电路设计流程的认识。
模拟集成电路设计的一般过程： 1.电路设计依据电路功能完成电路的设计。
电子技术第三章课后习题答案
第三章习题参考答案3-1 电路如图3-40所示，设40=β，试确定各电路的静态工作点，指出晶体管工作于什么状态？b) d)图3-40 题3-1图解 a）AIBQμ5.71102007.0153=⨯-=mAICQ86.20715.040=⨯=VUCEQ14.12186.215=⨯-=晶体管工作于放大状态。
b）AIBQμ8010]1)401(200[7.0203=⨯⨯++-=mAICQ2.308.040=⨯=VUCEQ39.10)12(2.320=+⨯-=晶体管工作于放大状态。
c）设晶体管工作在放大状态。
mAIBQ257.010757.0203=⨯-=mAICQ3.10257.040=⨯=VUCEQ9.1533.1015-=⨯-=+15Vk200+15V+15V+20Vk200说明晶体管已经深度饱和。
d) 由于发射结反偏，晶体管工作于截止状态。
3-2 试判断图3-41中各电路能否放大交流信号，为什么？a ） b) c)d) e) f) 图3-41 题3-2图解 a) 晶体管的发射结正偏，集电结反偏，故可以放大交流信号。
b) 缺少直流负载电阻C R ，故不能放大交流信号。
c) 晶体管为PNP 型，偏置电压极性应为负，故不能放大交流信号。
d) 电容C1、C2的极性接反，故不能放大交流信号。
e) 缺少基极偏置电阻B R ，故不能放大交流信号。
f) 缺少直流电源CC V ，故不能放大交流信号。
3-3 在图3-42中晶体管是PNP 锗管，（1）在图上标出CC V 和21,C C 的极性；（2）设V 12-=CC V ，k Ω3=C R ，75=β，如果静态值mA 5.1=C I ，B R 应调到多大？（3）在图3-42 题3-3图调整静态工作点时，如果不慎将B R 调到零，对晶体管有无影响？为什么？通常采取何种措施来防止这种情况发生？（4）如果静态工作点调整合适后，保持B R 固定不变， 当温度变化时，静态工作点将如何变化？这种电路能否稳定静态工作点？ 解 1)CC V 和21,C C 的极性如题3-3解图所示。
微电子技术基础 全册习题解答
微电子技术基础全册习题解答第1章习题解答1．微电子学主要以半导体材料的研究为基础，以实现电路和系统的集成为目的，构建各类复杂的微小化的芯片，其涵盖范围非常广泛，包括各类集成电路（Integrated Circuit，IC）、微型传感器、光电器件及特殊的分离器件等。
2．数字集成电路、模拟集成电路、数模混合集成电路。
3．设计、制造、封装、测试。
4．微机电系统是指集微型传感器、微型执行器、信号处理和控制电路、接口电路、通信系统及电源于一体的系统。
典型应用包括微加速度计、微磁力计、微陀螺仪等。
第2章习题解答1．（100）平面：4.83Å，（110）平面：6.83Å2．略。
3．略。
4．硅的原子密度约为5×1022/cm3，硅外层有四个价电子，故价电子密度为2×1023/cm3 5．N型掺杂杂质：P、As、Sb，P型掺杂杂质：B、Al、Ga、In6．As有5个价电子，为施主杂质，形成N型半导体7．当半导体中同时存在施主和受主杂质时，会发生杂杂质补偿作用，在实际工艺中杂质补偿作用使用的非常广泛，例如在P阱结构中制备NMOS管8．理想半导体假设晶格原子严格按周期性排列并静止在格点位置上，实际半导体中原子不是静止的，而是在其平衡位置附近振动。
理想半导体是纯净不含杂质的，实际半导体含有若干杂质。
理想半导体的晶格结构是完整的，实际半导体中存在点缺陷，线缺陷和面缺陷等。
9．费米能级用于衡量一定温度下，电子在各个量子态上的统计分布。
数值上费米能级是温度为绝对零度时固体能带中充满电子的最高能级。
10．状态密度函数表示能带中能量E附近每单位能量间隔内的量子态数。
11．费米-狄拉克概率函数表示热平衡状态下电子（服从泡利不相容原理的费米子）在不同能量的量子态上统计分布概率。
12．1.5k0T：费米函数0.182，玻尔兹曼函数0.2334k0T：费米函数0.018，玻尔兹曼函数0.018310k0T：费米函数4.54×10-5，玻尔兹曼函数4.54×10-513．所以假设硅的本征费米能级位于禁带中央是合理的14．假设杂质全部由强电离区的E FN D=1019/cm3；E F=E c-0.027eV15．未电离杂质占的百分比为得出：T=37.1K16．本征载流子浓度：1013/cm 3，多子浓度： 1.62×1013/cm 3，少子浓度：6.17×1012/cm 3，E F -E i =0.017eV17．*pC V 0i F *n 3ln 24m E E k T E E m +==+，当温度较小时，第二项整体数值较小，本征费米能级可近似认为处于禁带中央。
微电子器件课后答案(第三版)
Hale Waihona Puke 得：VBE 0.55V WB2 1 WB 已知： 1 1 , 将 n 106 s 及 WB 、DB 2 LB 2 DB n
q
s
N D xn , 由此得：xn
q
s
N A xp , 由此得：xp
s Emax
qN A
(2) 对于无 I 型区的 PN 结： q xi1 0, xi2 0, E1 N D ( x xn ), s
在 x 0 处，电场达到最大， Emax q
E3 N D xn
0
AE q 2 DE ni2 1 QEO
1
再根据注入效率的定义，可得：
J pE QBO DE J nE J nE 1 1 J E J nE J pE J nE QBE DB
9、
I C AE J nC AE J nE
1 2
39、
qV I F I 0 exp kT dI F qI F gD dV kT kT 当 T 300K 时, 0.026 V, 对于 I F 10 mA 0.01 A， q 10 1 gD 0.385s, rD 2.6 26 gD kT 373 在 100C 时， 0.026 0.0323V, q 300 10 1 gD 0.309s, rD 3.23 32.3 gD
微电子笔试（笔试和面试题）有答案
微电子笔试（笔试和面试题）有答案第一部分：基础篇（该部分共有试题8题,为必答题，每位应聘者按自己对问题的理解去回答，尽可能多回答你所知道的内容。
若不清楚就写不清楚）。
1、我们公司的产品是集成电路，请描述一下你对集成电路的认识，列举一些与集成电路相关的内容（如讲清楚模拟、数字、双极型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPGA等的概念）。
数字集成电路是将元器件和连线集成于同一半导体芯片上而制成的数字逻辑电路或系统。
模拟信号，是指幅度随时间连续变化的信号。
例如，人对着话筒讲话，话筒输出的音频电信号就是模拟信号，收音机、收录机、音响设备及电视机中接收、放大的音频信号、电视信号，也是模拟信号。
数字信号，是指在时间上和幅度上离散取值的信号，例如，电报电码信号，按一下电键，产生一个电信号，而产生的电信号是不连续的。
这种不连续的电信号，一般叫做电脉冲或脉冲信号，计算机中运行的信号是脉冲信号，但这些脉冲信号均代表着确切的数字，因而又叫做数字信号。
在电子技术中，通常又把模拟信号以外的非连续变化的信号，统称为数字信号。
FPGA是英文Field－Programmable Gate Array的缩写，即现场可编程门阵列，它是在PAL、GAL、EPLD 等可编程器件的基础上进一步发展的产物。
它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。
2、你认为你从事研发工作有哪些特点？3、基尔霍夫定理的内容是什么？基尔霍夫电流定律:流入一个节点的电流总和等于流出节点的电流总和。
基尔霍夫电压定律:环路电压的总和为零。
欧姆定律: 电阻两端的电压等于电阻阻值和流过电阻的电流的乘积。
4、描述你对集成电路设计流程的认识。
模拟集成电路设计的一般过程：1.电路设计依据电路功能完成电路的设计。
2.前仿真电路功能的仿真，包括功耗，电流，电压，温度，压摆幅，输入输出特性等参数的仿真。
微电子工艺学A智慧树知到课后章节答案2023年下上海大学
微电子工艺学A智慧树知到课后章节答案2023年下上海大学上海大学第一章测试1.世界上第一个集成电路制造所用的衬底是（）。
A:多晶硅B:硅单晶C:金衬底D:锗单晶答案:锗单晶2.麒麟980芯片采用的工艺水平是（）。
A:10 nmB:5 nmC:7 nmD:9 nm答案:7 nm3.发明集成电路的公司有（）。
A:英特尔B:英伟达C:仙童半导体D:德州仪器答案:仙童半导体;德州仪器4.微电子产业的特点有( )。
A:商品寿命短B:制造环境要求高C:对材料及产品可靠性要求高D:技术含量高，人才需要大答案:商品寿命短;制造环境要求高;对材料及产品可靠性要求高;技术含量高，人才需要大5.摩尔定律会一直发展下去。
（）A:对 B:错答案:错6.集成电路制造所需的单晶硅纯度在11－12个9。
（）A:错 B:对答案:对第二章测试1.如下选项那个不是离子注入工艺过程中，减少沟道效应的措施（）。
A:增加注入剂量B:表面预非晶化C:表面用掩膜D:增加注入能量答案:增加注入能量2.下列哪个杂质允许在硅中存在的？( )A:NaB:CC:OD:Cu答案:Cu3.硅的四种掺杂方式有以下几种？（）A:离子注入B:原位掺杂C:扩散掺杂法D:中子嬗变掺杂答案:离子注入;原位掺杂;扩散掺杂法;中子嬗变掺杂4.金刚石结构的立方晶胞空间利用率为34%。
（）A:错 B:对答案:错5.硅的解理面为（110）面。
（）A:对 B:错答案:错第三章测试1.金刚石结构的立方晶胞空间利用率为74%。
（）A:错 B:对答案:对2.硅烷法制备高纯硅的步骤不包括哪一项？（）A:精馏B:硅烷热分解C:固体吸附法D:制备硅烷答案:精馏3.目前制备SOI 材料的主流技术有几种？（）A:智能剥离法B:键合再减薄技术C:注氧隔离法答案:智能剥离法;键合再减薄技术;注氧隔离法4.物理提纯法制备多晶硅过程中，硅参加了化学反应。
（）A:错 B:对答案:对第四章测试1.如下哪个选项不是半导体器件制备过程中的主要污染物？( )A:金属离子B:化学物质C:融解的氧气D:细菌答案:融解的氧气2.下面哪个选项不是集成电路工艺用化学气体质量的指标？（）A:微粒B:纯度C:浓度D:金属离答案:浓度3.美国联邦标准209E按一立方英尺中存在的颗粒大小和密度定义空气净化标准。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
第三单元习题1.比较APCVD 、LPCVD 和PECVD 三种方法的主要异同？主要优缺点？答：从三种方法的工艺原理上看，APCVD 、LPCVD 是热激活并维持化学反应发生，而PECVD 是采用电能将反应气体等离子化从而热激活并维持化学反应发生的。
APCVD 工艺温度一般控制在气相质量输运限制区，采用冷壁式反应器，在薄膜淀积过程中应精确控制反应剂成分、计量和气相质量输运过程。
主要缺点是有气相反应形成的颗粒物。
LPCVD 工艺温度一般控制在表面反应限制区，对反应剂浓度的均匀性要求不是非常严格，对温度要求严格。
因此多采用热壁式反应器，衬底垂直放置，装载量大，更适合大批量生产，气体用量少，功耗低，降低了生产成本。
颗粒污染现象也好于APCVD 。
PECVD 工艺是典型的表面反应速率控制淀积方法，需要精确控制衬底温度。
最大特点是工艺温度较低，所淀积薄膜的台阶覆盖性、附着性也好于APCVD 和PECVD 。
但薄膜一般含有氢等气体副产物，质地较疏松，密度低。
2.有一特定LPCVD 工艺，在700℃下受表面反应速率限制，激活能为2eV ，在此温度下淀积速率为100nm/min 。
试问800℃时的淀积速率是多少?如果实测800℃的淀积速率值远低于所预期的计算值，可以得出什么结论？可以用什么方法证明？已知，薄膜淀积速率由表面反应控制时，有：NY C k N C k G T s s s ==，kT E s e k k /0a -=,1/k=5040K/eV 由此可得：)11(//211221kT kT E kT E kT E a a a e ee G G ---==，E a ＝2eV,1/kT 1=5.18eV -1,1/kT 2=4.70eV -1得800℃时的淀积速率是:262100)70.418.5(22=⨯=-e G （nm/min ）如果实测值远低于所预期的计算值，表明该工艺在此温度范围不是受表面反应速率限制，而是气相质量输运速率限制，或在700~800℃范围内出现淀积速率由表面反应速率限制向气相质量输运速率限制的转变。
而在气相质量输运速率限制温区，温度升高淀积速率只有小幅增加。
可通过实测淀积速率反推温度，在所得温度之上进行LPCVD 淀积，再测淀积速率，如果和800℃时的淀积速率接近，就表明上述分析是正确的。
3.薄膜在KOH 水溶液中的腐蚀速率非常慢，因此常作为硅片定域KOH 各向异性腐蚀的掩蔽膜，而PECVD 氮化硅薄膜在KOH 水溶液中的腐蚀速率快。
怎样才能用已淀积的PECVD 氮化硅薄膜作为KOH 各向异性腐蚀的掩蔽膜？答：PECVD 氮化硅薄膜含H 、质地疏松，抗KOH 水溶液中的腐蚀性能差。
可通过高温退火，使H 逸出，薄膜致密化，从而提高抗腐蚀性，就能作为KOH 各向异性腐蚀的掩蔽膜。
退火温度约800℃，20min ，即LPCVD 氮化硅工艺温度。
如效果不理想，可升温延长时间。
4.标准的卧式LPCVD 的反应器是热壁式的炉管，衬底硅片被竖立装在炉管的石英舟上，反应气体从炉管前端进入后端抽出，从炉管前端到后端各硅片淀积薄膜的生长速率会降低，那么每个硅片边缘到中心淀积薄膜的生长速率将怎样?如何改善硅片之间和硅片内薄膜厚度的均匀性?答：每个硅片边缘到中心淀积薄膜的生长速率也会出现递减，这也是气缺效应造成。
可通过沿气流方向提高工艺温度来消除沿着气流方向硅片间薄膜的生长速率的递减，即气缺效应，即控制加热器沿着气流方向温度逐步提高。
提高炉管进气速度也能缓解气缺效应带来的问题。
另外，将工艺温度控制在表面反应限制区，因薄膜的淀积速率对反应气体浓度的均匀性要求不高，也会对减低气缺效应绛低有利。
5.等离子体是如何产生的？PECVD是如何利用等离子体的？答：对低压气体施加电场时，出现辉光放电现象，气体被击穿，有一定的导电性，这种具有一定导电能力的气态混合物是由正离子、电子、光子以及原子、原子团、分子和它们的激发态所组成的，被称为等离子体。
PECVD是采用等离子体技术把电能耦合到反应气体中，激活并维持化学反应进行，从而淀积薄膜的一种工艺方法。
利用等离子体技术能提高化学反应速度，进而降低化学反应对温度的敏感，使之在较低温度下进行薄膜淀积。
6.SiO2作为保护膜时为什么需要采用低温工艺?目前低温SiO2工艺有哪些方法?它们降低制备温度的原理是什么？答：保护膜是芯片制造的最后一个工艺步骤，这时芯片上的元、器件已制作好，如再采用高、中温工艺制作SiO2保护膜，芯片上的金属化系统或器件结构都会受损，如金属被氧化、杂质再分布带来元器件结构的改变，甚至芯片报废。
所以，只能采用低温工艺。
目前，采用最多是PECVD-SiO2低温工艺反应气体为O2、N2O和SiH4或TEOS，应用等离子体技术将电能耦合到反应气体中，使反应气体形成等离子体，降低了反应淀积SiO2温度。
7.比较同等掺杂浓度多晶硅和单晶硅电阻率的大小？解释不同的原因。
答：相同掺杂杂质即使浓度相同多晶硅的电阻率比单晶硅的电阻率高。
这是因为多晶硅石油晶粒和晶界组成，在晶粒内部的掺杂原子和在单晶硅中一样是占据替位，有电活性；而晶界上的硅原子是无序状态，掺杂原子多数是无电活性的，且晶粒/晶界之间的杂质分凝导致晶界上杂质浓度高于晶粒内部，因此，在相同掺杂浓度下，多晶硅中有电活性的杂质浓度低于单晶硅，导电能力也就低于单晶硅。
另外，晶界上大量的缺陷和悬挂键是载流子陷阱，晶粒中的载流子若陷入晶界之中，对电导就不再起作用。
同时晶界上的电荷积累还会造成晶粒边界周围形成载流子耗尽的区域，使其能带发生畸变，产生势垒，降低了多晶硅中载流子的有效迁移率，这也引起导电能力下降，电阻率升高。
8.制备中等浓度n型多晶硅通常采用什么工艺方法？答：通常采取两步工艺：先LPCVD本征多晶硅薄膜，然后再进行离子注入，最后用快速退火方法激活杂质。
9.PEVCD法为何能在较低温度淀积氮化硅薄膜。
答：采用等离子体技术，反应气体如SiH4/NH3被等离子化后在较低温度反应、淀积，生长成Si3N4薄膜。
10.磁控溅射主要有哪几种？特点是什么？答：磁控溅射按电场划分有直流、中频和射频磁控溅射；按可安装靶的数量划分有单靶和多靶；按靶与磁场几何结构划分又有同轴型、平面型和S 枪型等多种。
直流只能溅射导电金属薄膜；中频、射频除可用于溅射导电金属薄膜还可用于溅射半导体、绝缘体薄膜。
单靶只能一次溅射一层薄膜，多靶能一次溅射多层薄膜及复杂结构的薄膜。
11.一个抽速为2000L/min 的工艺泵，不受进口处的压力影响，泵由10m 长、直径为5cm的管道与真空室连接。
如果预期的真空室压力为1.0Torr ，用标准的升每分钟单位来计算最大的流出腔体的气体流量(提示：Q=P∙S)已知：S p =2000L/min ，P 2=1.0Torr=1/760atm每分钟最大气体流量为：Q=P∙S =1/760×2000=2.63（slm ）12.如果一个工艺过程依靠对硅片的离子轰击，你会将硅片置于连接腔壁的电极上还是与腔壁隔离的电极上?答：应将硅片置于与腔壁隔离的电极上，这样可以避免离子轰击腔壁，造成材料被溅射出来污染反应室，离子对腔壁的轰击也会使反应室受损。
13.一台蒸镀机有一个表面积为5cm 2的坩埚，蒸发行星盘半径为30cm 。
试求金的淀积速率为0.1nm/s 时，所需的坩埚温度。
金的密度和原子量分别为18890kg ／m 3和197。
已知：A =5cm 2，r =30cm ，R d =0.1nm/s ，ρ=18890kg ／m 3，M Au =197，原子量单位为1.6606×10-27kg 由2242rA T P k M R e e d πρπ⋅⋅=得：)/(1044.1)/()/()/(1044.13045)()()/(18890)/(1038.121067.11979223292222322327s m T P K s m kg m kg k m s m kg kgT P cmcm K T P P m kg K J kg R ee e ee a e d ----⨯=⋅⋅⋅⋅⋅⨯=⋅⋅⨯⨯⨯⨯=ππ带入R d =0.1nm/s ，有=e e T P 0.06942736.2072-=e e P T （℃）由图8-8常用金属的平衡蒸气压温度曲线确定，T e ≈1250℃14.淀积薄膜的应力与其淀积温度有关吗？请解释。
答：有关，薄膜的淀积一般高于室温，而薄膜和衬底材料的热膨胀系数一般也不同，薄膜淀积完成之后，由淀积温度冷却到室温，就会在在薄膜中产生应力。
15.解释为什么薄膜应力与测量时薄膜的温度有关？为什么？答：薄膜中的应力按成因划分有本征应力和非本征应力。
本征应力一般来源于薄膜淀积工艺本身是非平衡过程；非本征应力是由薄膜结构之外的因素引起的，最常见的来源是薄膜淀积温度高于室温，而通常薄膜和衬底材料的热膨胀系数不同，薄膜淀积完成之后，由淀积温度冷却到室温就在薄膜中产生应力。
测量温度的变化相当于“室温”的变化，因此测量应力值与测量时温度的有关。
16.以铝互连系统作为一种电路芯片的电连系统时，若分别采用真空蒸镀和磁控溅射工艺淀积铝膜，应分别从哪几方面来提高其台阶覆盖特性？答：真空蒸镀铝膜通过衬底加热和衬底旋转来改善其台阶覆盖特性。
磁控溅射通过提高衬底温度，在衬底上加射频偏压，采用强迫填充技术，采用准直溅射技术。