VLSI测试与可测试性设计
VLSI测试技术专题报告
黑龙江大学电子工程学院VLSI测试技术报告课程名称： VLSI测试技术专业：集成电路与集成系统班级：二班学号： 20103664学生姓名：周宁2013年12月30日项目与分值格式10选题10语言描述20基本原理20设计方案20参考文献10体会&建议10合计100分得分教师评语教师签名： 2013年1月2日多级时序电路划分测试向量的低功耗测试技术引言随着工艺技术的发展, 系统芯片( System on a Chip, 简称SoC) 集成的晶体管数量越来越多, 集成度也越来越高, 这对集成电路的设计和测试提出多方面的挑战。
由于芯片集成度和复杂度的迅速提高, 作为整个电子设计中重要组成部分的测试将成为其中最昂贵、问题最多的环节。
传统的测试大都着眼于提高芯片的可测试性, 进行高质量测试生成和可测试性设计, 测试所关心的问题也大都集中于故障覆盖率、测试时间、面积开销及测试效果等方面。
但是纳米级工艺的发展, 使测试时的高功耗成为一个无法回避的问题。
然而，许多传统的解决方案有一些缺点，如较差设计流程的整合，不可预测的覆盖率和繁琐的诊断。
所有这些都阻碍了设计师试图来实现BIST。
随着超大规模集成电路（VLSI）复杂性的增加，人们不断要求一种有效的方法来找到一个自动测试模式生成（ATPG）。
这些测试模式必须具备较高的故障覆盖率，找出故障芯片。
随着VLSI电路的复杂性增加，完全测试VLSI电路已经变得更加重要。
在如今庞大而复杂的超大规模集成电路系统芯片（SoC）的环境中，需要大量的测试数据。
SoC测试时，数据被传输到电路的自动测试设备（ATE）进行测试。
由于为ATE的沟道宽度和内存的大小是有限的，传统的ATE必须调整，或必须开发更昂贵的ATE为了测试的SoC具有巨大的测试数据。
此外，如果原始测试数据减少到ATE 的存储器的大小，消除有用的测试图案，则测试的精度将被削弱。
目前测试跻身最昂贵的和有问题的电路设计周期方面，揭示了不断的创新和测试相关的解决方案的需求。
VLSI测试及可测性设计方法(第四章)
可测性概念包括两方面内容
• 电路内的故障是否可以用有限的测试 图形来检测或定位。
• 故障效应观察的难易程度，也就是说 检测故障所需的测试图形的长度和生 成时间、施加时间长短的问题。
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可测性设计的两种基本策略
• 为了获得最大的可测性而不惜成本地 进行设计。
• 采取一些切实有效的方法，增加少量 或有限的硬件开销来提高系统和电路 的可测性。
测试组合电路的测试向量可以用组合电路的测 试生成方法来生成。
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切换逻辑
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两种途径
• 第一种途径是：选用由时钟控制的电平触 发器或其它存储元件来设计电路，而不采 用常用的由时钟的上升沿或下降沿来触发 的边沿触发的时序元件，以克服切换时产 生的竞态现象对测试的影响。其典型例子 是选用电平触发的主从结构的触发器。当 然用主从结构触发器将影响工作速度。
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主 要 测 试 步 骤（续）
(3）组合电路N的测试 在测试组合电路N时，它的测试激励来自原始
输入端PI和时序元件Yi的输出端，显见PI端的信 号可直接施加，而Yi的状态需要从“扫描输入” 端逐位移入。N的输出也有两部分，一部分是直 接可观察到的原始输出端PO，另一部分送到时序 元件Yi的输入端，这部分信号的观察要分两步操 作：第一步是将这些信号锁存到时序元件Yi中， 第二步是将时序元件Yi中的状态逐位移出，以便 在“扫描信号输出”端观察它们。
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可测性设计可分为两大类
• 专项设计（Ad Hoc Design）： 安功能基本要求设计系统和电路，采取一 些比较简单易行的措施，使它们的可测性 得到提高。
• 结构设计（Structured Design）： 根据可测性设计的一般规则和基本模式来 进行电路的功能设计。 这两种方法的指导思想来源于上述两种 不同的基本策略。
VLSI考试重点
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Ch. 12 - Test Technology Trends In Nanometer Age
Fault Models
A given fault model has k types of faults
k = 2 for o most ost fault au t models ode s
– Combinational Controllability /observability Calculation Rules – Levelization Algorithm
Probability-based testability analysis
– Probability-based Controllability/observability calculation rules
第三讲
逻辑模拟
Truth Table Based Gate Evaluation Parallel Gate Evaluation Compiled Code Simulation Event-Driven Simulation
带时延的逻辑模拟：Transport delay，Inertial delay 故障模拟
Pseudo Random Testing Pseudo-Random
Weighted LFSR: Weighted Pattern Generator
Output Response Analysis
Ones count testing, Transition count testing Aliasing gp probability y Signature analysis: SISR
集成电路测试技术和可测试性设计
2，功能测试法
– 验证被测电路的功能；
– 适于LSI、VLSI以及微处理器等复杂数字系统 的测试。
三、测试的步骤
分三个重要方面：测试生成、测试验证和测 试设计。 测试生成：产生验证电路的一组测试码，又称为 测试向量； 测试验证：一个给定测试集合的有效性测度； 测试设计：提高前两种工作的效率
全球最大封装 测试厂：台湾日月光
半导体测试设备企业： 安捷伦、泰瑞达、爱德万、科利登
为何封测能够独立？
1、芯片运输成本低 2、芯片封测难度高
一、测试主要目标
◆故障侦查/检测（Fault Detection）
--- 判断被测电路中是否存在故障，或称为合 格/失效测试；
◆故障定位（Fault Location） ---查明故障原因、性质和产生的位置。
10.2 测试基础
10.2.1 内部节点测试方法
测试思想：假设在待测节点存在一个故 障状态，然后反映和传送这个故障到输出 观察点。
测试矢量的作用是控制待测节点的状态， 并将该节点的状态效应传送到输出观察点
失效和故障
◆缺陷---构造特性的改变 ◆故障---缺陷引起的电路异常，缺陷的逻 辑表现。
◆失效---故障引起的电路错误动作 失效的根源是故障，但故障并不等于失效。
X1 X2
1 0
X3 1
X4 1
G1
1A
s-a-1
G2 0C/1
G3
B1 G4 0D/1
0/1 z
假设存在C：s-a-1故障，求测试矢量
第一步 反映故障 C=0，即 X3 =0 第二步 传播故障，敏化C→z的路径 X4=1，B=1 第三步 确定原始输入 X3=1 又A=1，∴X1+X2=1 结论：X1X2X3X4=0111，1011，1111
vlsi数字集成电路一般设计流程
vlsi数字集成电路一般设计流程VLSI数字集成电路一般设计流程数字集成电路（VLSI）是现代电子技术领域的重要组成部分，广泛应用于计算机、通信、消费电子等领域。
VLSI数字集成电路的设计流程是一个系统性的过程，涉及到从需求分析到电路设计、验证、布局布线等多个环节。
本文将介绍VLSI数字集成电路的一般设计流程。
一、需求分析需求分析是VLSI数字集成电路设计的第一步，主要目的是明确设计要求和功能需求。
在需求分析阶段，设计团队与客户或项目经理进行沟通，了解项目的背景、功能要求、性能指标等。
同时，还需要考虑电路的功耗、面积、可靠性等因素，以确定设计的整体目标。
二、框架设计在框架设计阶段，设计团队根据需求分析的结果，确定整个电路的结构和功能模块。
框架设计需要考虑各个模块之间的连接方式、数据传输方式、时序要求等。
同时，还需要确定使用的逻辑门、存储器、寄存器等基本元件，并进行初步的电路图设计。
三、逻辑设计逻辑设计是VLSI数字集成电路设计的核心环节，主要目的是将框架设计的功能模块转化为逻辑电路。
在逻辑设计阶段，设计团队使用硬件描述语言（如Verilog、VHDL）进行电路的建模和描述，利用逻辑门、时序电路等元件进行电路的逻辑实现。
四、验证验证是确保电路设计正确性的重要环节。
在验证阶段，设计团队需要使用仿真工具对电路进行功能仿真，并设计测试用例进行验证。
通过仿真和测试，可以发现电路设计中的错误或潜在问题，并对其进行修复和优化。
五、布局布线布局布线是将逻辑电路转化为物理电路的过程。
在布局布线阶段，设计团队将逻辑电路转化为实际的布局图，确定各个元件的位置和相互之间的连线关系。
同时，还需要考虑电路的面积、功耗、信号延迟等因素，并进行布线优化。
六、物理验证物理验证是检验布局布线结果的环节。
在物理验证阶段，设计团队对布局布线后的电路进行电气规则检查（DRC）和电磁规则检查（ERC），以确保电路的物理完整性和可靠性。
根据验证结果，可以对布局布线进行调整和优化。
超大规模集成电路可测试性设计的应用的开题报告
超大规模集成电路可测试性设计的应用的开题报告一、研究背景超大规模集成电路（Very Large Scale Integrated Circuit，简称VLSI）是集成电路领域中的一种，主要应用于高速运算、存储、处理等领域。
由于VLSI集成度高、晶体管数目多、结构复杂，因此测试难度较大，同时测试效率和精度对于VLSI电路的稳定性和可靠性非常重要。
因此，超大规模集成电路可测试性设计成为研究热点和难点之一。
超大规模集成电路可测试性设计的目的是在VLSI电路设计过程中，将测试环节、测试方法和测试工具等要素融入到设计过程中，以确保电路在生产、使用中的功能正确性、性能稳定性。
目前，虽然已有很多研究成果，但是在实践应用中仍需要进一步探讨和发展。
二、研究目的本论文将以VLSI电路的可测试性设计为研究重点，针对VLSI电路测试过程中遇到的问题，利用测试方法和工具等手段，进行模拟、仿真和验证，在设计阶段提高VLSI电路的可测试性，减少后期测试过程中的错误率和测试时间，提高测试效率和准确性。
三、研究内容1. 可测试性设计原理介绍超大规模集成电路的可测试性设计原理，包括测试点的选取、测试电路的设计、测试工具的开发和测试流程的管理。
并分析设计可测试性的必要性和实现可测试性的难度。
2. 可测试性设计方法阐述可测试性设计的方法和策略，如层次测试法、扫描链设计、自适应测试等方法。
对可测试性设计方法进行比较和选择，以选取最优的方法来提高VLSI电路的测试效率和准确性。
3. 可测试性验证针对VLSI电路的特定测试难度，开发可测试性验证的工具，如仿真环境、测试工具等，以保证VLSI电路能够正常使用，并能够顺利通过各项测试要求。
四、研究意义超大规模集成电路可测试性设计是保障超大规模集成电路生产和使用过程中功能正确性和性能稳定性的重要手段，本研究对提高VLSI电路的测试效率和可靠性具有重要实用价值，同时对相关领域的发展和研究也具有重要参考意义。
可测性设计技术
可测性设计技术摘要本文从可测性设计与VLSI测试，VLSI设计之间的关系出发，将与可测性设计相关的VLSI 测试方法学、设计方法学的内容有机地融合在一起，文中简要介绍了VLSI可测性设计的理论基础和技术种类，可测性设计的现状，发展趋势，可测试性设计的内涵、意义和分类，并且探讨了可测性设计的实现方法。
关键词：可测性设计，自动测试生产，扫描技术，边界扫描技术，嵌入式自测试。
1可测性设计技术概述可测性的起源于发展过程20世纪70年代，美军在装备维护过程中发现，随着系统的复杂度不断提高，经典的测试方法已不能适应要求，甚至出现测试成本与研制成本倒挂的局面。
20世纪80年代中，美国军方相继实施了综合诊断研究计划。
并颁布《系统和装备的可测性大纲》，大纲将可测性作为与可靠性及维修等同的设计要求，并规定了可测性分析，设计及验证的要求及实施方法。
该标准的颁布标志这可测性作为一门独立学科的确立。
尽管可测性问题最早是从装备维护的角度提出，但随着集成电路（IC）技术的发展，满足IC测试的需求成为推动可测性技术发展的主要动力。
从发展的趋势上看，半导体芯片技术发展所带来的芯片复杂性的增长远远超过了相应测试技术的进步。
随着数字电路集成度不断提高，系统日趋复杂，对其测试也变得越来越困难。
当大规模集成电路LSI和超大规模集成电路VLSI问世之后，甚至出现研制与测试费用倒挂的局面。
这就迫使人们想到能否在电路的设计阶段就考虑测试问题，使设计出来的电路既能完成规定的功能，又能容易的被测试，这就是所谓的可测性设计技术。
因此也就出现了可测性的概念。
可测性的基本原理可测试性大纲将可测试性(testability)定义为：产品能及时准确地确定其状态（可工作、不可工作、性能下降），隔离其内部故障的设计特性。
以提高可测试性为目的进行的设计被称为可测试性设计(DFT: design for testability)。
可测试性是测试信息获取难易程度的表征。
VLSI测试技术导论
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课程导论
度量单位
太 240 1012 吉 230 109 兆 220 106 千 210 103 mm millimetre m micrometre 毫 2-10 10-3 微 2-20 10-6 THz TeraHz GHz GigaHz MHz MegaHz KHz KiloHz ms millisecond s microsecond
Device characterization: Determination and correction of errors in design and/or test procedure. Failure mode analysis (FMA): Determination of manufacturing process errors that may have caused defects on the DUT.
nm nerometre pm picometre
纳 2-30 10-9 皮 2-40 10-12
ns nerosecomd ps picosecond
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课程导论
Roles of Testing
Detection: Determination whether or not the device under test (DUT) has some fault. Diagnosis: Identification of a specific fault that is present on DUT.
[2] IEEE VLSI Test Symposium (VTS)
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Roles of Testing
Detection: Determination whether or not the device under test (DUT) has some fault. Diagnosis: Identification of a specific fault that is present on DUT. Device characterization: Determination and correction of errors in design and/or test procedure. Failure mode analysis (FMA): Determination of manufacturing process errors that may have caused defects on the DUT.
IC chip IC chip
fixture
PCB PCB
System System
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课程导论
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Design, Verification and Test
• EDA算法研究
数值计算较少，搜索问题较多，大部分为NP完全问题; 算法复杂性要求高；需要启发式方法和经验。
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主要文献出处
国内学术刊物/会议
[1] 《中国科学》 [2] 《电子学报》 [2+] 《Chinese Journal of Electronics》 [3] 《计算机学报》 [3+] 《Journal of Computer Science and Technology》 [4] 《计算机辅助设计与图形学学报》 [5] 《计算机研究与发展》 [6] 全国测试学术会议（论文集） [7] 全国容错计算学术会议（论文集）
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课程导论
中科院研究生院课程：VLSI测试与可测试性设计
第1课安排
时间：2007年9月10日（周一7:00pm） 时间 地点：S106室 地点 内容：VLSI测试技术导论 内容 教材：VLSI TEST PRINCIPLES AND ARCHITECTURES 教材 Chapter 1 Introduction
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课程导论
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教学安排
课次 第1讲 第2讲 第3讲 第4讲 第5讲 第6讲 第7讲 第8讲 第9讲 第10讲 第11讲 第12讲 第13讲 第14讲 考试
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内容 VLSI测试技术导论 可测试性设计(1) 可测试性设计(2) 逻辑与故障模拟 测试生成(1) 测试生成(2) 逻辑自测试(1) 逻辑自测试(2) 测试压缩 逻辑诊断 存储器测试与BIST 存储器诊断与BISR 边界扫描与SoC测试 纳米电路测试技术 课堂开卷
• 电路设计
使用EDA工具和单元库。
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Verification in CPU Design
体系结构 设计 C 模拟器
系统 验证
RTL 设计
RTL 描述
逻辑 设计 逻辑描述 DFT设计 逻辑描述 物理设计 版图描述
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RTL 验证 逻辑 验证 DFT 验证 版图 验证
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课程导论
参考书
1. L.-T. Wang, C-W Wu, X-Q Wen, VLSI TEST PRINCIPLES AND ARCHITECTURES Design for Testability Elsevier Morgan Kaufmann Publishers, ©2006. 2. M.L.Bushnell and V.D.Agrawal, ESSENTIAL OF ELECTRONIC TESTING for Digital Memory and Mixed-Signal VLSI Circuits, Kluwer Academic Publishers, ©2000. 3. M.Abramovici, M.A.Breuer, A.D.Friedman, Digital Systems Testing and Testable Design, Computer Science Press, ©1995.
中科院研究生院课程：VLSI测试与可测试性设计
预讲 课程简介 李晓维
中科院计算技术研究所
Email: lxw@
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课程导论
基本目的
1. 使学生掌握VLSI系统测试和可测性设计的基本原 理和主要方法； 2. 使学生把握VLSI系统测试和可测性设计的学科前 沿方向； 3. 使学生对EDA系统中有关测试和可测性设计工具有 初步认识和实践体会； 4. 使学生能够在与VLSI测试相关的学术研究和应用 开发中直接发挥作用。
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课程导论
度量单位
太 240 1012 吉 230 109 兆 220 106 千 210 103 mm millimetre µm micrometre nm nerometre pm picometre 毫 微 纳 皮 2-10 2-20 2-30 2-40 10-3 10-6 10-9 10-12 THz TeraHz GHz GigaHz MHz MegaHz KHz KiloHz ms µs ns ps millisecond microsecond nerosecomd picosecond
Specification Specification
网表 网表
ATPG fault simulation
Layout
Foundry
probe Test data Test data ATE
Wafer testing IC testing PCB testing System testing
Wafer Wafer
芯片
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流片/封装/测试
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Testing as Filter Process
Good chips Prob(good) = y Prob(pass test) = high
Pr ob (fa
Mostly good chips
Fabricated chips
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教学/考核
教学方式： 课堂讲授14次； 每次讲2学时/讨论1学时； 讲义在网站发布； 期末复习1次。 考核方式： 1篇课程论文：40% 1次期末考试/课堂开卷：60%
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Design vs. Test
Logic simulation Logic design Technical dependent Technical dependent implementation implementation
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主要文献出处
国际学术刊物（/）
[1] IEEE Transactions on Computers [2] IEEE Transactions of Computer Aided Design of Integrated Circuits and Systems [3] IEEE Transactions on VLSI Systems [4] IEEE Design and Test of Computers [5] Journal of Electronic Testing: Theory and Applications
Design for testability (DFT) Chip area overhead and yield reduction Performance overhead Software processes of test Test generation and fault simulation Test programming and debugging Manufacturing test Automatic test equipment (ATE) capital cost Test center operational cost
A S I
Compass Cadence Mentor Graphics Synopsys C 设 计 MAGMA 高 级 综 合 逻 辑 综 合 模 拟
• EDA系统设计、工具开发
EDA系统占世界软件市场份额的10%左右。
• EDA库开发
针对不同工艺，开发相应单元库。
故 障 诊 断
设 计 验 证
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主要文献出处
国际学术会议（/tttc）
[1] IEEE International Test Conference (ITC) [2] IEEE VLSI Test Symposium (VTS) [3] IEEE Asian Test Symposium (ATS) [4] IEEE Design Automation and Test in Europe (DATE) [5] ACM/IEEE Design Automation Conference (DAC) [6] IEEE/IFIP International Conference on Dependable Systems and Networks (DSN)