集成电路设计—全加器
实验二 全加器的设计与仿真
实验二全加器的设计与仿真全加器是非常典型的数字单元电路，在数字系统中常常用到全加器。
一般认为加法器是纯组合逻辑电路，只要用一些基本门电路就可以设计出全加器。
通常情况下，全加器是数字系统中的一个子模块，为了使加法器能与系统在时钟的驱动下同步工作，我们把全加器设计成由时钟控制带一级流水线的加法器。
需要指出的是，在数字集成电路设计中，大多数公司使用VerilogHDL进行RTL设计，较少使用VHDL，主要的原因是VerilogHDL语法简单易学，底层库支持好，EDA工具支持全面，集成电路发达的国家和地区应用广泛。
而VHDL的发展逐渐式微，越来越多的公司正逐渐向VerilogHDL转移。
建议使用VerilogHDL进行RTL设计，便于交流。
集成电路设计中心实验室的工作站运行环境为：•Sun Blade2000两台•双64-bit CPU, 内存4GB ,•硬盘73GB用户可以通过Xmanager 登录，每个用户拥有50MB的磁盘配额。
2.1设计文件准备和编译按可综合风格写出VerilogHDL代码如下（仅供参考）：module Adder8 (ain, bin, cin, sout, cout, clk,rst);/* Eight Bit Adder Module */output [7:0] sout;output cout;input [7:0] ain, bin;input cin, clk,rst;wire [7:0] sout_tmp, ain, bin;wire cout_tmp;reg [7:0] sout, ain_tmp, bin_tmp;reg cout, cin_tmp;always @(posedge clk)beginif (rst==1)beginsout=0;cout=0;ain_tmp=ain;bin_tmp=bin;cin_tmp=cin;endelsebegincout = cout_tmp;sout = sout_tmp;ain_tmp = ain;bin_tmp = bin;cin_tmp = cin;endendassign {cout_tmp,sout_tmp} = ain_tmp + bin_tmp + cin_tmp;endmodule上述代码在Unix/Linux 系统中，在用户目录下，建文件夹Adder8_full, 下建src,sim,syn,pr四个目录。
full_adder全加器设计
VHDL语言与数字集成电路设计报告指导老师：张鹰全加器的延迟分析引言：全加器是用门电路实现两个二进制数相加并求出和的组合线路，称为一位全加器。
一位全加器可以处理低位进位，并输出本位加法进位。
多个一位全加器进行级联可以得到多位全加器。
本次设计首先介绍一位全加器的功能，电路原理图，接着主要对全加器电路进行延迟分析，包括传输延迟和惯性延迟的分析。
通过对全加器电路延迟的分析，以达到对信号运算中时间延迟的深入理解。
1． 全加器电路的功能表1 半加器逻辑真值表根据以上真值表得到半加器逻辑表达式为:s = a ⊕b=[a*b+(a+b)’]’co = a*b全加器在半加器基础上可以实现带低位进位的功能，其电路逻辑真值表如表2：表2 全加器逻辑真值表根据以上真值表可知全加器逻辑表达式：s ＝a ⊕b ⊕cinco ＝a*b ＋cin*（a ⊕b ）2．全加器电路原理图根据以上可知，全加器可以由两个半加器组成，结构图如图1所示：图1 两个半加器组成全加器结构图从半加器逻辑表达式得全加器整体电路原理图如图2所示：图2 全加器电路原理图3．全加器电路延迟分析在以上全加器电路原理图中，只涉及到三个基本逻辑门，分别是非门，与非门，或非门，假设三个门的延迟如表3所示：表3 三个基本逻辑门的延迟模型从而根据最长路径延迟10ns和惯性延迟6ns,得到cin到s的输出传输延迟为10ns-6ns=4ns延迟。
4．全加器电路VHDL代码及modelsim仿真图：对于全加器电路的输入惯性延迟和输出传输延迟模型可由图3表示：图3 全加器惯性延迟和传输延迟等效模型跟据上图延迟模型，可以写出相应VHDL代码。
对于co端口，其延迟部分的VHDL代码如下：a_buffer <=a_in after 8ns;b_buffer<=b_in after 8ns;cin_buffer<=cin_in after 6ns;a<=transport a_buffer after 14ns;b<=transport b_buffer after 14ns;cin<=transport cin_buffer after 6ns;即可以得到输入端口a,b,cin到输出端口co的延迟描述。
RTL基本知识：全加器设计（VHDL）
RTL基本知识：全加器设计（VHDL）
【设计要求】
使⽤层次化设计⽅法，⽤VHDL语⾔设计四位⼆进制全加器，并进⾏仿真。
【设计⽬的】
考查对于VHDL元件例化语法的熟悉程度；
考查对于数字电路中全加器⼯作原理的理解；
【设计思路】
⽤门实现两个⼆进制数相加并求出和的组合线路，称为⼀位全加器。
⼀位全加器可以处理低位进位，并输出本位加法进位。
多个⼀位全加器进⾏级联可以得到多位全加器。
第⼀步：⼀位全加器；
第⼆步：多位全加器，在其中例化⼀位全加器实现；
1 ⼀位全加器
a和b为两位⼆进制数据，cin为前级进位位，cout为当前计算后的进位位，sum为加法结果，电路结构和真值表如下：
2 四位全加器
四位全加器是在⼀位全加器的基础上利⽤进位进⾏串⾏级联实现，实现后的电路结构⽰意图如下：
【源代码】
1 ⼀位全加器源代码
2 四位全加器源代码
【实验结果】
【思考】
在仿真时，输⼊可能会存在⽑刺，采⽤什么⽅法可以消除⽑刺？
在设计多位全加器时，如果位数很多，⽤元件例化的⽅式程序会很长，可以采⽤什么⽅法可以改进实现？。
labreport1
集成电路设计实习报告——16bit全加器姓名：翟羽佳 学号：00348186 一、实验目的：1．采用定制的设计方法，完成16bit的加法器的设计2．面向给定的工艺库，完成电路设计，版图设计3．掌握CMOS集成电路的设计方法，熟悉从电路分析，电路设计到流片和测试的设计过程二、实验内容：设计一个16位加法器，满足以下要求：功能：16位的加法器可以正确完成带进位的2个16位二进制数的加法，并输出16位和信号以及最高位的进位输出信号速度：没有要求面积：对于core部分没有要求，对整个芯片IO不超过28个功耗：没有要求可靠性：没有要求完成以下步骤：1．电路设计2．版图设计3．版图验证三、实验过程、数据分析及结果：1．使用半定制设计方法，对电路结构进行设计。
一个16位的加法器，至少要有Ain，Bin两组16bit输入以及Cin进位输入，一组16bit输出sum和Cout进位输出。
这样至少需要16x2+1+16+1=50个IO，但芯片只能提供28个IO，故必须将部分并行的信号改为以时序控制的串行进行处理，并需要相应的存储器用以暂存数据，该设计不是一个简单的组合逻辑而是时序逻辑。
重新考虑以时序方式设计芯片：以串行方式输入Ain与Bin，在此过程中Cin保持不变，Ain与Bin在时钟信号clock的控制下逐个输入16位，暂存入两个寄存器RegA和RegB，由寄存器并行输出两组16位加数及被加数到一个通用的16位全加器，由全加器的组合逻辑产生16位sum和1位进位输出Cout，故需要IO数目1+1+1+16+1=20，再加上时钟控制信号clock，寄存器复位信号reset，置位信号set，故一共需要IO数目20+3=23个，完全满足要求。
结构示意图如下：用Verilog对硬件进行描述，首先描述全加器模块。
采用半定制的设计方法，在bd05core_verilog_library.v的单元库调用16个1‐bit全加器单元module BD_FA_B, 以串行进位的方式搭建成16‐bit全加器:相应的Verilog代码如下：module Adder_16bit(A, B, CI, CO, S);output [15:0] S;output CO;input [15:0] A;input [15:0] B;input CI;wire c0,c1,c2,c3,c4,c5,c6,c7,c8,c9,c10,c11,c12,c13,c14,c15;BD_FA_B adder_0 (.A(A[0]), .B(B[0]), .CI(CI), .CO(c0),.S(S[0]) );BD_FA_B adder_1 (.A(A[1]), .B(B[1]), .CI(c0), .CO(c1),.S(S[1]) );BD_FA_B adder_2 (.A(A[2]), .B(B[2]), .CI(c1), .CO(c2),.S(S[2]) );BD_FA_B adder_3 (.A(A[3]), .B(B[3]), .CI(c2), .CO(c3),.S(S[3]) );BD_FA_B adder_4 (.A(A[4]), .B(B[4]), .CI(c3), .CO(c4),.S(S[4]) );BD_FA_B adder_5 (.A(A[5]), .B(B[5]), .CI(c4), .CO(c5),.S(S[5]) );BD_FA_B adder_6 (.A(A[6]), .B(B[6]), .CI(c5), .CO(c6),.S(S[6]) );BD_FA_B adder_7 (.A(A[7]), .B(B[7]), .CI(c6), .CO(c7),.S(S[7]) );BD_FA_B adder_8 (.A(A[8]), .B(B[8]), .CI(c7), .CO(c8),.S(S[8]) );BD_FA_B adder_9 (.A(A[9]), .B(B[9]), .CI(c8), .CO(c9),.S(S[9]) );BD_FA_B adder_10 (.A(A[10]), .B(B[10]), .CI(c9), .CO(c10),.S(S[10]) );BD_FA_B adder_11 (.A(A[11]), .B(B[11]), .CI(c10), .CO(c11),.S(S[11]) );BD_FA_B adder_12 (.A(A[12]), .B(B[12]), .CI(c11), .CO(c12),.S(S[12]) );BD_FA_B adder_13 (.A(A[13]), .B(B[13]), .CI(c12), .CO(c13),.S(S[13]) );BD_FA_B adder_14 (.A(A[14]), .B(B[14]), .CI(c13), .CO(c14),.S(S[14]) );BD_FA_B adder_15 (.A(A[15]), .B(B[15]), .CI(c14), .CO(CO),.S(S[15]) );endmodule对外部寄存器部分的电路设计采用Verilog中的行为级描述，然后综合出结果。
组合逻辑电路全加器
全加器可以用于控制执行机构，例如通过比较设 定值与实际值的差异，控制执行机构的输出。
THANKS
感谢您的观看
Part
05
全加器的性能优化
运算速度的提升
01
02
03
减少信号传输延迟
通过优化电路布局和布线， 减小信号在电路中的传输 延迟，从而提高全加器的 运算速度。
采用高速逻辑门
使用高速逻辑门，如 CMOS门，可以减少门电 路的传输延迟，从而提高 全加器的运算速度。
并行处理
采用并行处理技术，将多 个全加器并行连接，可以 同时处理多个输入信号， 从而提高运算速度。
功耗的降低
降低门电路功耗
选择低功耗的逻辑门，如CMOS门，可以降低 全加器的功耗。
减少信号翻转次数
优化电路设计，减少信号翻转次数，从而降低 功耗。
动态功耗管理
采用动态功耗管理技术，根据实际需求动态调整全加器的功耗，从而达到节能 的目的。
面积的优化
STEP 02
STEP 01
优化电路结构
采用标准单元
结果分析对测试结果进行Fra bibliotek析，判断全加器 是否符合设计要求，并针对问题进 行调试和优化。
Part
04
全加器的实现方式
硬件实现方式
集成电路实现
使用集成电路（IC）实现全加器是一种常见的方法。集成电路是将多个电子元件集成在一块 芯片上，从而实现特定的功能。通过将多个门电路集成在一起，可以构建全加器。
晶体管实现
通过优化全加器的电路结 构，减小其面积，从而减 小芯片的制造成本。
STEP 03
减少元件数量
优化电路设计，减少元件 数量，从而减小全加器的 面积。
设计一位全加器的设计流程概述,基本步骤
设计一位全加器的设计流程概述,基本步骤下载温馨提示:该文档是我店铺精心编制而成，希望大家下载以后，能够帮助大家解决实际的问题。
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5.1组合逻辑电路(1)全加器
&
◇用与或非门实现
RA00 G 0 1 1 01 11 10
利用填1格，圈0格，
0
0 1 0 1 1 1
RAG R AG R AG
R
写出Z的逻辑表达式，
等式两边求反，得出 与或非表达式。
& 1 & A
1
Z RAG R AG R AG
Z R AG R AG R AG
最后画出用与或非门 实现的逻辑电路图。
0 1
1 1 1 1
1 0
0 0 0 1
0 0
0 1 1 0
0 0
1 0 1 0
1 1
1
1 1
1
0 1
1
1 0
1
3 2 Q 1 0 Ci
W X Y Z
例4：用两片超前进位全加器实现两个8421 BCD码 的相加。 输入：8421BCD码A3A2A1A0 和B3B2B1B0 输出：8421BCD码D4D3D2D1D0 列真值表： Cn m(10,11,12,13,14,15,16,17,18) S3S2 CO m(10,11,12,13,14,15) 00 01 11 10 S1S0 1 00 CO S3S2 S3S1 逻辑图如图：
Si COi 0 1 1 0 1 0 0 1 0 0 0 1 0 1 1 1
10
Si m(1,2,4,7)
Ai Bi CIi
COi m(3,5,6,7)
Ai Bi ACIi BiCIi i
Si AiBi CIi 00 0 1
01 11
1
1
COi AiBi CIi 00 0 1
串行进位全加器：并行相加，串行进位
实验一 全加器
实验一全加器一、实验目的掌握实验的基本操作规范，并设计一个简单的组合逻辑电路。
以下试验，用74LS00（包含6个2输入与非门）实现：1、验证半加器电路；2、设计实现一个全加器电路；二、实验仪器及设备1、数字逻辑实验箱EEEC-010B 1台2、元器件：74LS00 3块3、导线若干三、预备知识1、实验中操作规范和常见故障检查方法实验中操作的正确与否对实验结果影响甚大。
因此，实验者需要注意按以下规程进行。
·搭接实验电路前，应对仪器设备进行必要的检查校准，对所用集成电路进行功能测试。
·搭接电路时，应遵循正确的布线原则和操作步骤（即要按照先接线后通电，做完后，先断电再拆线的步骤）。
·实验完毕，经指导教师同意后，可关断电源拆除连线，整理好放在实验箱内，并将实验台清理干净、摆放整洁。
2、布线原则和故障检查时实验操作的重要问题。
(一) 布线原则：应便于检查，排除故障和更换器件。
在数字电路实验中，有错误布线引起的故障占很大比例。
布线错误不仅会引起电路故障，严重时甚至会损坏器件，因此，注意布线的合理性和科学性是十分必要的，正确的布线原则大致有以下几点：·接插集成电路时，先校准两排引脚，使之与实验底板上的插孔对应，轻轻用力将电路插上，然后在确定引脚与插孔完全吻合后，再稍用力将其插紧，以免集成电路的引脚弯曲，折断或者接触不良。
·不允许将集成电路方向插反，一般IC的方向是缺口（或标记）朝左，引脚序号从左下方的第一个引脚开始，按逆时钟方向依次递增至左上方的第一个引脚。
·导线应粗细适当，一般选取直径为0.6～0.8mm的单股导线，最好采用各种色线以区别不同用途，如电源线用红色，地区用黑色笔。
·布线应有秩序地进行，随意乱接容易造成漏接错接，较好的方法是接好固定电平点，如电源线、地线、门电路闲置输入端、触发器异步置位复位端等，其次，在按信号源的顺序从输入到输出依次布线。
全加器原理
全加器原理全加器是数字电路中的一种重要逻辑电路，用于实现三个输入位的加法运算。
它由两个半加器和一个额外的输入位组成，可以实现三个输入位的加法运算，并输出相应的和与进位。
在计算机系统和其他数字电路中，全加器的应用非常广泛，因此了解全加器的原理对于理解数字电路和计算机系统的工作原理非常重要。
全加器的原理基于半加器的基本原理，半加器是一种用于实现两个输入位的加法运算的逻辑电路。
它由两个输入位和两个输出位组成，分别为和与进位。
当两个输入位分别为A和B时，和输出位为A XOR B，进位输出位为A AND B。
在全加器中，除了两个输入位A和B外，还有一个额外的输入位Cin，用于接收上一位的进位。
因此，全加器的和输出位为(A XOR B) XOR Cin，进位输出位为(A AND B) OR (Cin AND (A XOR B))。
通过这样的逻辑设计，全加器可以实现三个输入位的加法运算，并输出相应的和与进位。
在数字电路中，全加器通常通过逻辑门电路来实现。
逻辑门电路由多个逻辑门组成，如与门、或门、非门等，通过这些逻辑门的组合可以实现各种逻辑功能。
在全加器中，可以通过组合多个逻辑门来实现全加器的逻辑功能，从而实现三个输入位的加法运算。
通过逻辑门的组合，全加器可以实现高效的加法运算，并在数字电路中发挥重要作用。
除了逻辑门电路，全加器还可以通过其他方式实现，如使用集成电路芯片或者程序设计。
集成电路芯片是一种集成了多个逻辑门的芯片，通过连接这些逻辑门可以实现各种逻辑功能，因此可以通过集成电路芯片来实现全加器的功能。
另外，通过程序设计也可以实现全加器的功能，通过编写相应的程序代码可以模拟全加器的逻辑功能，从而实现加法运算。
总之，全加器是数字电路中一种重要的逻辑电路，用于实现三个输入位的加法运算。
它的原理基于半加器的基本原理，通过逻辑门电路、集成电路芯片或者程序设计可以实现其功能。
了解全加器的原理对于理解数字电路和计算机系统的工作原理非常重要，因此在学习数字电路和计算机系统时，需要深入了解全加器的原理和应用。
基于cadence的全加器设计报告
当代数字集成电路设计报告题目：CMOS加法器的设计学院：电子工程学院年级：2013级专业：集成电路工程*名：***学号：*******指导教师：**2014 年 1 月 2 日CMOS加法器的设计前言加法器是产生数的和的装置。
加数和被加数为输入，和数与进位为输出的装置为半加器。
若加数、被加数与低位的进位数为输入，而和数与进位为输出则为全加器。
常用作计算机算术逻辑部件，执行逻辑操作、移位与指令调用。
在电子学中，加法器是一种数位电路，其可进行数字的加法计算。
在现代的电脑中，加法器存在于算术逻辑单元（ALU）之中。
加法器可以用来表示各种数值，如：BCD、加三码，主要的加法器是以二进制作运算。
由于负数可用二的补数来表示，所以加减器也就不那么必要。
以单位元的加法器来说，有两种基本的类型：半加器和全加器，半加器有两个输入和两个输出，输入可以标识为A、B 或X、Y，输出通常标识为合S 和进制C。
A 和 B 经XOR 运算后即为S，经AND 运算后即为C。
全加器引入了进制值的输入，以计算较大的数。
为区分全加器的两个进制线，在输入端的记作Ci 或Cin，在输出端的则记作Co 或Cout。
半加器简写为H.A.，全加器简写为 F.A.。
半加器：半加器的电路图半加器有两个二进制的输入，其将输入的值相加，并输出结果到和（Sum）和进制（Carry）。
半加器虽能产生进制值，但半加器本身并不能处理进制值。
全加器：全加器三个二进制的输入，其中一个是进制值的输入，所以全加器可以处理进制值。
全加器可以用两个半加器组合而成。
一、设计要求本次设计要求实现一个加法器，通过从前端到后端的设计过程，了解数字集成电路设计流程，基本单元选用复杂cmos电路实现的一位全加器，采用pmos 与nmos网络完全对偶的mirror型。
图1位加法器级联图如图1所示，四个1位加法器级联成一个4位加法器的级联图。
这种电路的好处是将每前一级的Cin与后一级的Cout直接级联，连接比较方便，电路比较好设计。
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《集成电路设计实践》报告题目: 全加器设计院系: 自动化与信息工程专业班级学生学号:学生姓名:指导教师姓名: 职称:_____________起止时间: 2015-1-5到2015-01-14 成绩:___________________________________一．课设基本任务：全加器设计1) 依据全加器的真值表，给出全加器的电路图完成全加器由电路图到晶体管级的转化（需提出至少2种方案）；2) 绘制原理图（Sedit）,完成电路特性模拟（Tspice，瞬态特性），给出电路最大延时时间；3) 遵循设计规则完成全加器晶体管级电路图的版图，流程如下：版图布局规划－基本单元绘制－功能块的绘制－布线规划-总体版图）；4) 版图检查与验证（DRC检查）；5) 针对自己画的版图，给出实现该全加器的工艺流程图。
二、电路设计方案原理:三个输入位：数据位A 和B，低位进位输入Ci二个输出位：全加和S，进位输出Co真值表A B C i S C o0 0 0 0 00 0 1 1 00 1 0 1 00 1 1 0 11 0 0 1 01 0 1 0 11 1 0 0 11 1 1 1 1根据一位全加器的输入输出关系得: =+Co+BCiACiAB=S⊕⊕ACiB++(得电路图：S+=)AABCiCoCiB方案一:传输门一位全加器优点：晶体管使用数目少缺点：电路功耗大方案二：互补静态CMOS实现的全加器优点：静态功耗小缺点：晶体管数目多，占硅片面积大，延迟时间高三．电路特性仿真及分析1).电路图2).电路图网表* SPICE netlist written by S-Edit Win32 7.03* Written on Jan 10, 2015 at 22:57:48* Waveform probing commands.probe.options probefilename="Module1.dat"+ probesdbfile="C:\Users\ASUS\Desktop\集成电路实践\tanner\S-Edit\MYB3110433031.sdb"+ probetopmodule="Module0".lib "C:\Users\ASUS\Desktop\集成电路实践\ic_techfiles\cz6h+_v20.lib" tt* Main circuit: Module0M1 Co N2 Vdd Vdd PENH L=0.35u W=1.4u AD=66p PD=24u AS=66p PS=24uM2 Co N2 Gnd Gnd NENH L=0.35u W=0.7u AD=66p PD=24u AS=66p PS=24uM3 N2 A N12 Vdd PENH L=0.35u W=1.4u AD=66p PD=24u AS=66p PS=24uM4 N6 B Vdd Vdd PENH L=0.35u W=1.4u AD=66p PD=24u AS=66p PS=24uM5 N5 A Gnd Gnd NENH L=0.35u W=0.7u AD=66p PD=24u AS=66p PS=24uM6 N2 A N16 Gnd NENH L=0.35u W=0.7u AD=66p PD=24u AS=66p PS=24uM7 N5 B Gnd Gnd NENH L=0.35u W=0.7u AD=66p PD=24u AS=66p PS=24uM8 N16 B Gnd Gnd NENH L=0.35u W=0.7u AD=66p PD=24u AS=66p PS=24uM9 N2 Ci N5 Gnd NENH L=0.35u W=0.7u AD=66p PD=24u AS=66p PS=24uM10 N2 Ci N6 Vdd PENH L=0.35u W=1.4u AD=66p PD=24u AS=66p PS=24uM11 N12 B N6 Vdd PENH L=0.35u W=1.4u AD=66p PD=24u AS=66p PS=24uM12 N6 A Vdd Vdd PENH L=0.35u W=1.4u AD=66p PD=24u AS=66p PS=24uM13 N19 N2 N1 N1 NENH L=0.35u W=0.7u AD=66p PD=24u AS=66p PS=24uM14 N1 A Gnd Gnd NENH L=0.35u W=0.7u AD=66p PD=24u AS=66p PS=24uM15 N1 B Gnd Gnd NENH L=0.35u W=0.7u AD=66p PD=24u AS=66p PS=24uM16 N1 Ci Gnd Gnd NENH L=0.35u W=0.7u AD=66p PD=24u AS=66p PS=24u M17 N19 Ci N10 Gnd NENH L=0.35u W=0.7u AD=66p PD=24u AS=66p PS=24u M18 N10 A N22 Gnd NENH L=0.35u W=0.7u AD=66p PD=24u AS=66p PS=24u M19 N22 B Gnd Gnd NENH L=0.35u W=0.7u AD=66p PD=24u AS=66p PS=24u M20 SUM N19 Gnd Gnd NENH L=0.35u W=0.7u AD=66p PD=24u AS=66p PS=24u M21 N9 Ci Vdd Vdd PENH L=0.35u W=1.4u AD=66p PD=24u AS=66p PS=24uM22 N9 A Vdd N4 PENH L=0.35u W=1.4u AD=66p PD=24u AS=66p PS=24uM23 N9 B Vdd N7 PENH L=0.35u W=1.4u AD=66p PD=24u AS=66p PS=24uM24 N19 N2 N9 Vdd PENH L=0.35u W=1.4u AD=66p PD=24u AS=66p PS=24uM25 N13 B N11 N14 PENH L=0.35u W=1.4u AD=66p PD=24u AS=66p PS=24uM26 N19 Ci N13 N14 PENH L=0.35u W=1.4u AD=66p PD=24u AS=66p PS=24u M27 N11 A N9 N14 PENH L=0.35u W=1.4u AD=66p PD=24u AS=66p PS=24uM28 SUM N19 Vdd Vdd PENH L=0.35u W=1.4u AD=66p PD=24u AS=66p PS=24u v29 Vdd Gnd 5.0v30 A Gnd pulse(0.0 5. 220n 1n 1n 200n 400n)v31 B Gnd pulse(0.0 5.0 100n 1n 1n 100n 200n)v32 Ci Gnd pulse(0.0 5.0 40n 1n 1n 50n 100n).model PENH PMOS.model NENH NMOS* End of main circuit: Module0VIN IN GND PULSE (0 3.3 0 10n 50n 100n).tran/op 10n 600n method=bdf.print tran v(A) v(B) v(Ci) v(SUM) v(Co).end3).TSpice进行仿真四．版图的布局规划及基本单元的设计1).版图2).版图DRC检测3).版图网表* Circuit Extracted by Tanner Research's L-Edit Version 9.00 / Extract Version 9.00 ;* TDB File: C:\Users\acer\Desktop\lp\lp.tdb* Cell: Cell0 Version 1.18* Extract Definition File: ..\..\..\..\lp\ic_techfiles\xauteeic_35um.ext* Extract Date and Time: 01/13/2015 - 17:39.probe.options probefilename="C:\lp.dat"+ probesdbfile="C:\lp\hpf1.sdb"+ probetopmodule="Module0".lib "C:\Users\ASUS\Desktop\集成电路实\ic_techfiles\cz6h+_v20.lib"tt * NODE NAME ALIASES* 2 = A (70.55,7.9)* 3 = S (146.4,-25.15)* 5 = Co (99.25,-30.95)* 6 = GND (70.95,-44)* 7 = VDD (67.15,3.25)* 18 = B (75.15,11.5)* 19 = Ci (83.2,15.4)M1 S 1 VDD VDD PENH L=5.74E-007 W=1.25E-006 AD=1.3125E-012 PD=4.6E-006 AS=1.375E-012 PS=4.7E-006* M1 DRAIN GATE SOURCE BULK (144.7 -23.85 145.05 -21.8)M2 Co 4 VDD VDD PENH L=5.74E-007 W=1.25E-006 AD=1.3125E-012 PD=4.6E-006 AS=1.375E-012 PS=4.7E-006* M2 DRAIN GATE SOURCE BULK (100 -29.6 102.05 -29.25)M3 1 4 13 VDD PENH L=5.74E-007 W=1.25E-006 AD=1.3125E-012 PD=4.6E-006 AS=1.375E-012 PS=4.7E-006* M3 DRAIN GATE SOURCE BULK (110.3 -11.95 112.35 -11.6)M4 1 Ci 15 VDD PENH L=5.74E-007 W=1.25E-006 AD=1.375E-012 PD=4.7E-006 AS=1.3125E-012 PS=4.6E-006* M4 DRAIN GATE SOURCE BULK (126.2 -18 126.55 -15.95)M5 14 A 13 VDD PENH L=5.74E-007 W=1.25E-006 AD=1.375E-012 PD=4.7E-006 AS=1.3125E-012 PS=4.6E-006* M5 DRAIN GATE SOURCE BULK (122.9 -10.3 123.25 -8.25)M6 15 B 14 VDD PENH L=5.74E-007 W=1.25E-006 AD=1.375E-012 PD=4.7E-006 AS=1.3125E-012 PS=4.6E-006* M6 DRAIN GATE SOURCE BULK (124.55 -14.15 124.9 -12.1)M7 13 A VDD VDD PENH L=5.74E-007 W=1.25E-006 AD=1.3125E-012 PD=4.6E-006 AS=1.375E-012 PS=4.7E-006* M7 DRAIN GATE SOURCE BULK (116.05 -5.7 118.1 -5.35)M8 13 Ci VDD VDD PENH L=5.74E-007 W=1.25E-006 AD=1.3125E-012 PD=4.6E-006 AS=1.375E-012 PS=4.7E-006* M8 DRAIN GATE SOURCE BULK (110.35 -5.7 112.4 -5.35)M9 13 B VDD VDD PENH L=5.74E-007 W=1.25E-006 AD=1.3125E-012 PD=4.6E-006 AS=1.375E-012 PS=4.7E-006* M9 DRAIN GATE SOURCE BULK (121.2 -5.7 123.25 -5.35)M10 4 A 16 VDD PENH L=5.74E-007 W=1.25E-006 AD=1.3125E-012 PD=4.6E-006 AS=1.375E-012 PS=4.7E-006* M10 DRAIN GATE SOURCE BULK (75 -19 75.35 -16.95)M11 4 Ci 17 VDD PENH L=5.74E-007 W=1.25E-006 AD=1.3125E-012 PD=4.6E-006 AS=1.375E-012 PS=4.7E-006* M11 DRAIN GATE SOURCE BULK (81.75 -10.7 82.1 -8.65)M12 16 B 17 VDD PENH L=5.74E-007 W=1.25E-006 AD=1.3125E-012 PD=4.6E-006 AS=1.375E-012 PS=4.7E-006* M12 DRAIN GATE SOURCE BULK (73.35 -14.45 73.7 -12.4)M13 17 A VDD VDD PENH L=5.74E-007 W=1.25E-006 AD=1.3125E-012 PD=4.6E-006 AS=1.375E-012 PS=4.7E-006* M13 DRAIN GATE SOURCE BULK (71.75 -9.05 73.8 -8.7)M14 17 B VDD VDD PENH L=5.74E-007 W=1.25E-006 AD=1.3125E-012 PD=4.6E-006 AS=1.375E-012 PS=4.7E-006* M14 DRAIN GATE SOURCE BULK (76.4 -9.05 78.45 -8.7)M15 S 1 GND GND NENH L=3.5E-007 W=2.45E-006 AD=3.92E-012 PD=8.1E-006 AS=4.165E-012 PS=8.3E-006* M15 DRAIN GATE SOURCE BULK (144.7 -28.35 145.05 -25.9)M16 Co 4 GND GND NENH L=3.5E-007 W=2.45E-006 AD=3.92E-012 PD=8.1E-006 AS=4.165E-012 PS=8.3E-006* M16 DRAIN GATE SOURCE BULK (95.5 -29.6 97.95 -29.25)M17 10 A 9 GND NENH L=3.5E-007 W=2.45E-006 AD=4.165E-012 PD=8.3E-006 AS=3.92E-012 PS=8.1E-006* M17 DRAIN GATE SOURCE BULK (132.5 -35.55 132.85 -33.1)M18 9 B GND GND NENH L=3.5E-007 W=2.45E-006 AD=4.165E-012 PD=8.3E-006 AS=3.92E-012 PS=8.1E-006* M18 DRAIN GATE SOURCE BULK (130.9 -40.25 131.25 -37.8)M19 1 Ci 10 GND NENH L=3.5E-007 W=2.45E-006 AD=4.165E-012 PD=8.3E-006 AS=3.92E-012 PS=8.1E-006* M19 DRAIN GATE SOURCE BULK (134.1 -29.45 134.45 -27)M20 GND A 8 GND NENH L=3.5E-007 W=2.45E-006 AD=3.92E-012 PD=8.1E-006 AS=4.165E-012 PS=8.3E-006* M20 DRAIN GATE SOURCE BULK (110 -30.3 112.45 -29.95)M21 GND Ci 8 GND NENH L=3.5E-007 W=2.45E-006 AD=3.92E-012 PD=8.1E-006 AS=4.165E-012 PS=8.3E-006* M21 DRAIN GATE SOURCE BULK (123.05 -30.3 125.5 -29.95)M22 GND B 8 GND NENH L=3.5E-007 W=2.45E-006 AD=3.92E-012 PD=8.1E-006 AS=4.165E-012 PS=8.3E-006* M22 DRAIN GATE SOURCE BULK (116.05 -30.3 118.5 -29.95)M23 8 4 1 GND NENH L=3.5E-007 W=2.45E-006 AD=3.92E-012 PD=8.1E-006 AS=4.165E-012 PS=8.3E-006* M23 DRAIN GATE SOURCE BULK (110 -25.8 112.45 -25.45)M24 GND B 11 GND NENH L=4.5E-007 W=2.45E-006 AD=4.165E-012 PD=8.3E-006 AS=3.675E-012 PS=7.9E-006* M24 DRAIN GATE SOURCE BULK (87.15 -32.4 87.6 -29.95)M25 11 A 4 GND NENH L=3.5E-007 W=2.45E-006 AD=4.165E-012 PD=8.3E-006 AS=3.92E-012 PS=8.1E-006* M25 DRAIN GATE SOURCE BULK (85.65 -28.7 86 -26.25)M26 GND B 12 GND NENH L=3.5E-007 W=2.45E-006 AD=4.165E-012 PD=8.3E-006 AS=3.92E-012 PS=8.1E-006* M26 DRAIN GATE SOURCE BULK (79.7 -31.45 82.15 -31.1)M27 12 Ci 4 GND NENH L=3.5E-007 W=2.45E-006 AD=4.165E-012 PD=8.3E-006 AS=3.92E-012 PS=8.1E-006* M27 DRAIN GATE SOURCE BULK (74.75 -26.55 77.2 -26.2)M28 GND A 12 GND NENH L=3.5E-007 W=2.45E-006 AD=4.165E-012 PD=8.3E-006 AS=3.92E-012 PS=8.1E-006* M28 DRAIN GATE SOURCE BULK (74.75 -31.45 77.2 -31.1)* Total Nodes: 19* Total Elements: 28* Total Number of Shorted Elements not written to the SPICE file: 0 * Extract Elapsed Time: 0 secondsv29 Vdd Gnd 5.0v30 Ci Gnd pulse(0.0 5.0 40n 1n 1n 50n 100n)v31 B Gnd pulse(0.0 5.0 100n 1n 1n 100n 200n)v32 A Gnd pulse(0.0 5.0 220n 1n 1n 200n 400n).model PENH PMOS.model NENH NMOS* End of main circuit: Module0.tran/op 10n 800n method=bdf.print tran v(A) v(B) v(Ci) v(Co) v(S).end4).TSpice进行仿真5).LVS检测五．电路制造的工艺流程图1).基本单元PMOS2).基本单元NMOS3).反相器4).最终版图六．总结通过这次课程设计，让我学习了好多东西，从刚刚开始的电路图设计到最后的LVS检测，一步一个脚印走了过来，在画电路图和版图中出了很多问题。