4位全加器设计解析
实验一 4位全加器的设计(1)
实验一4位全加器的设计一、实验目的：1 熟悉QuartusⅡ与ModelSim的使用；2 学会使用文本输入方式和原理图输入方式进行工程设计；3 分别使用行为和结构化描述方法进行四位全加器的设计；4 理解RTL视图和Technology Map视图的区别；5 掌握简单的testbench文件的编写。
二、实验原理：一个4位全加器可以由4个一位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的进位输入信号cin相接。
三、实验内容：1.QuartusII软件的熟悉熟悉QuartusⅡ环境下原理图的设计方法和流程，可参考课本第4章的内容，重点掌握层次化的设计方法。
2.设计1位全加器原理图设计的原理图如下所示：VHDL源程序如下（行为描述）：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity f_add_bev is(A : in std_logic;B : in std_logic;CIN : in std_logic;S : out std_logic;CO : out std_logic);end entity;architecture bev of f_add_bev isbegin(CO,S)<=('0',A)+('0',B)+('0',CIN);end bev;VHDL源程序如下（行为描述）的RTL与technology map视图VHDL源程序如下（数据流描述）：library ieee;use ieee.std_logic_1164.all;use ieee.numeric_std.all;entity f_add_fl is(A : in std_logic;B : in std_logic;CIN : in std_logic;S : OUT std_logic;CO : out std_logic);end entity;architecture fl of f_add_fl isbeginS<=A XOR B XOR CIN;CO<=((A XOR B)AND CIN)OR(A AND B);end fl;VHDL源程序如下（数据流描述）的RTL与technology map视图：VHDL源程序如下（结构化描述）：library ieee;use ieee.std_logic_1164.all;use ieee.numeric_std.all;entity f_add_con isport(A : in std_logic;B : in std_logic;CIN : in std_logic;S : OUT std_logic;CO : out std_logic );end entity;architecture con of f_add_con is COMPONENT hadd_vhdPORT(a : IN STD_LOGIC;b : IN STD_LOGIC;co : OUT STD_LOGIC;s : OUT STD_LOGIC );END COMPONENT;SIGNAL S1:STD_LOGIC;SIGNAL CO1:STD_LOGIC;SIGNAL CO2:STD_LOGIC;beginh_add1 : hadd_vhdport map(a => a,B => B,S => S1,CO => CO1);h_add2 : hadd_vhdport map(a => S1,B => CIN,S => S,CO => CO2);CO<=CO1 OR CO2;end con;VHDL源程序如下（结构化描述）的RTL与technology map视图：Testbench文件源程序如下：LIBRARY cycloneiii ;LIBRARY ieee ;USE cycloneiii.cycloneiii_components.all ;USE ieee.std_logic_1164.all ;ENTITY f_add_fl_tb ISEND ;ARCHITECTURE f_add_fl_tb_arch OF f_add_fl_tb ISSIGNAL A : STD_LOGIC :='0';SIGNAL CO : STD_LOGIC ;SIGNAL CIN : STD_LOGIC :='0'; SIGNAL B : STD_LOGIC :='0'; SIGNAL S : STD_LOGIC ;COMPONENT f_add_flPORT (A : in STD_LOGIC ;CO : buffer STD_LOGIC ;CIN : in STD_LOGIC ;B : in STD_LOGIC ;S : buffer STD_LOGIC );END COMPONENT ;BEGINDUT : f_add_flPORT MAP (A => A ,CO => CO ,CIN => CIN ,B => B ,S => S ) ;A<=NOT A AFTER 0.25US;B<=NOT B AFTER 0.5US;CIN<=NOT CIN AFTER 1US;END ;功能仿真波形如下：时序仿真波形如下：3.利用层次化原理图方法设计4位全加器（1）生成新的空白原理图，作为4位全加器设计输入（2）利用已经生成的1位全加器作为电路单元，设计4位全加器。
四位全加器实验Verilog
实验四四位全加器一、实验目的l. 用组合电路设计4位全加器。
2.了解Verilog HDL语言的行为描述的优点。
2、实验原理4位全加器工作原理1）全加器除本位两个数相加外，还要加上从低位来的进位数，称为全加器。
被加数Ai、加数Bi从低位向本位进位Ci-1作为电路的输入，全加和Si与向高位的进位Ci作为电路的输出。
能实现全加运算功能的电路称为全加电路。
全加器的逻辑功能真值表如表中所列。
2）1位全加器一位全加器(FA)的逻辑表达式为：S=A⊕B⊕Cin；Co=AB+BCin+ACin其中A,B为要相加的数，Cin为进位输入；S为和，Co是进位输出；这两幅图略微有差别，但最后的结果是一样的。
3）4位全加器4位全加器可看作4个1位全加器串行构成, 具体连接方法如下图所示：采用Verilog HDL语言设计该4位全加器，通过主模块调用子模块（1位全加器）的方法来实现。
3、实验步骤四、实验连线K1-K4:14-11K5-K8:18-15L5-L8:7-10VIJN:83L4:64KHZ:805、心得体会首先，实现这一段全加器代码并不难，但是由于困惑给的三个时钟输入，没有太懂意思，所以只写了全加器控制LED灯的代码；后来问清楚后，运行全加器代码，有错误，原来是建文件时用的是verilog hdl，我建的是其他类型的；后来还有错，原来是把冒号打成分号；编译成功后，LED不亮，后来发现是硬件老化，换了箱子。
这一部分做好后，我准备把控制声音的加上去，本来准备再加一个模块，可是不能有两个顶层块，就对主模块做了补充，用case命令调用不同的状态，因为时间紧迫，所以代码写得比较简单，没有用经典的分频代码。
这里附一小段，是我在研究分频控制时看懂的网上的经典分频代码，适合乐曲自动播放等高级的实现，仅供分享assign preclk=(divider==16383)?1:0;//divider==16383，preclk=1always @(posedge clk) //基频上升沿触发beginif(preclk) //preclk=1divider=origin;elsedivider=divider+1;endalways @(posedge preclk) //调整占空比beginspeaker=~speaker; //2 分频产生方波信号end这部分实现了分频功能，其中origin+divider=16384=2^14，这个数根据自己的需要而定。
4位加法器的设计原理
4位加法器的设计原理四位加法器是一种数字电路，用于实现四位二进制数的加法运算。
它由多个逻辑门组成，主要包括四个全加器、一个四路二选一选择器和一个四位二进制数输出。
在四位加法器中，每个全加器都负责计算两个输入位和上一位的进位的和。
全加器的原理是采用异或门（XOR）、与门（AND）和或门（OR）的组合。
具体来说，全加器有三个输入端，分别是两个输入位（A和B）和上一位的进位（Cin），两个输出端，分别是当前位的和（S）和当前位的进位（Cout）。
全加器的计算公式如下：S = (A XOR B) XOR CinCout = AB + (A XOR B)Cin其中，“XOR”代表异或操作，“AND”代表与操作，“OR”代表或操作。
全加器的设计原理是基于四位二进制数的加法运算规则。
在四位加法过程中，每一位的和由该位的两个输入位和上一位的进位确定。
进位则与上一位的输入位和上一位的进位有关。
因此，通过级联四个全加器，就可以实现四位加法运算。
除了四个全加器以外，四位加法器还包括一个四路二选一选择器。
这个选择器根据一个控制信号选择输出。
四位加法器的输出是一个四位二进制数，可以选择以原码、反码或补码的形式输出。
通过选择器的控制信号，可以选择输出形式。
四位加法器的工作原理是：首先，将四个输入数两两相加，得到每一位的和，以及进位。
然后，将每一位的和通过四个全加器计算得到最终的和，同时将进位以及控制信号传递给选择器。
最后，选择器选择要输出的结果。
总结来说，四位加法器是基于全加器的构建的数字电路，可以实现四位二进制数的加法运算。
它的设计原理是根据四位二进制数加法的规则和全加器的计算公式，通过级联四个全加器，并通过选择器控制输出形式，实现四位二进制数的加法运算。
四位全加器原理
四位全加器原理四位全加器是数字电路中常用的一种逻辑电路，它可以用来实现对四位二进制数进行加法运算。
在计算机中，加法是最基本的运算之一，因此四位全加器在数字电路中有着广泛的应用。
在本文中，我们将介绍四位全加器的原理和工作方式。
四位全加器由四个单位的全加器组成，每个全加器都有三个输入和两个输出。
输入包括两个加数和上一位的进位，输出包括本位的和以及向下一位的进位。
全加器的原理是通过对输入信号进行逻辑运算，得到输出信号。
首先，我们来看一下单个全加器的原理。
一个全加器有三个输入A、B和Cin，分别代表两个加数和上一位的进位；有两个输出S和Cout，分别代表本位的和以及向下一位的进位。
全加器的逻辑运算可以用如下的真值表来表示：A B Cin S Cout。
0 0 0 0 0。
0 0 1 1 0。
0 1 0 1 0。
0 1 1 0 1。
1 0 0 1 0。
1 0 1 0 1。
1 1 0 0 1。
1 1 1 1 1。
通过观察真值表，我们可以得到全加器的逻辑表达式：S = A ⊕ B ⊕ Cin。
Cout = (A ∧ B) ∨ (Cin ∧ (A ⊕ B))。
其中，⊕代表异或运算，∧代表与运算，∨代表或运算。
这些逻辑表达式描述了全加器的工作原理，通过对输入信号进行逻辑运算，可以得到输出信号。
接下来，我们将四个全加器连接起来，形成四位全加器。
在四位全加器中，每个全加器的进位输入都连接到上一个全加器的进位输出，这样就可以实现对四位二进制数的加法运算。
四位全加器的原理和单个全加器类似，只是需要考虑更多的输入和输出信号。
通过对四位全加器的原理和工作方式的了解，我们可以更好地理解数字电路中的加法运算。
四位全加器作为数字电路中的基本组成部分，有着重要的应用价值。
它不仅可以用于计算机中的加法运算，还可以用于其他数字电路中的逻辑运算。
因此，对四位全加器的原理进行深入的研究和理解，对于数字电路的学习和应用都具有重要的意义。
总之，四位全加器是数字电路中常用的一种逻辑电路，它可以用来实现对四位二进制数进行加法运算。
eda课程设计论文4位全加器
eda课程设计论文4位全加器一、教学目标本课程的目标是让学生理解并掌握全加器的工作原理和设计方法，能够运用数字逻辑设计出功能完整的全加器。
知识目标：使学生了解全加器的功能和作用，理解其内部电路的工作原理，掌握全加器的真值表和布尔表达式。
技能目标：培养学生运用数字逻辑设计简单电路的能力，能够独立完成全加器的设计和仿真。
情感态度价值观目标：培养学生对电子技术的兴趣，提高学生解决问题的能力，培养学生的创新精神和团队协作精神。
二、教学内容本课程的教学内容主要包括全加器的功能和工作原理、全加器的真值表和布尔表达式、全加器的设计和仿真。
首先，讲解全加器的功能和作用，通过具体的实例让学生了解全加器在计算机中的重要性。
然后，讲解全加器的内部电路工作原理，使学生理解全加器是如何实现加法的。
接下来，介绍全加器的真值表和布尔表达式，让学生掌握全加器的工作原理。
最后，讲解全加器的设计和仿真方法，培养学生运用数字逻辑设计电路的能力。
三、教学方法为了提高学生的学习兴趣和主动性，本课程将采用多种教学方法，包括讲授法、讨论法、案例分析法和实验法。
首先，通过讲授法向学生传授全加器的理论知识，使学生了解全加器的基本概念和工作原理。
然后，通过讨论法引导学生进行思考和讨论，提高学生的理解能力。
接下来，通过案例分析法分析实际案例，使学生了解全加器在计算机中的应用。
最后，通过实验法让学生动手设计和仿真全加器，提高学生的实践能力。
四、教学资源为了支持教学内容和教学方法的实施，丰富学生的学习体验，我们将选择和准备适当的教学资源，包括教材、参考书、多媒体资料和实验设备。
教材：选用《数字逻辑设计》作为主教材，系统地介绍全加器的理论知识。
参考书：推荐《计算机组成原理》等参考书，供学生深入学习和参考。
多媒体资料：制作全加器的原理讲解和设计过程的视频，通过动画和图像等形式直观地展示全加器的工作原理。
实验设备：准备数字逻辑设计实验室，提供全加器的设计和仿真实验所需设备。
4位快速加法器设计故障与调试
4位快速加法器设计故障与调试4位快速加法器设计故障与调试引言：在数字电路设计中，快速加法器是一个非常重要的组件。
它用于将两个二进制数相加，并输出其结果。
然而，在设计和实现过程中，可能会遇到一些故障或错误。
本文将介绍4位快速加法器的设计故障和调试方法。
一、4位快速加法器的基本原理1.1 二进制加法的基本概念二进制加法是指将两个二进制数相加，并按照二进制规则进行进位和求和。
当两个二进制数A=1101和B=1010相加时，其结果为C=10111。
1.2 4位快速加法器的结构4位快速加法器由四个全加器组成，每个全加器负责计算一对输入位的和以及前一位的进位。
四个全加器按照级联方式连接起来，形成一个完整的4位快速加法器。
二、常见故障与解决方法2.1 电路连接错误在设计和实现过程中，可能会出现电路连接错误导致功能无法正常工作。
这种情况下，需要检查电路连接是否正确，并进行修正。
2.2 逻辑门选择错误在选择逻辑门时，可能会选错门类型或门数量不足，导致电路无法正确计算和输出结果。
解决方法是仔细检查逻辑门的选择，并根据需要增加或更换逻辑门。
2.3 信号线延迟问题在数字电路中，信号线延迟是一个常见的问题。
当信号传输的时间超过了设计所允许的范围时，可能会导致计算结果出错。
解决方法是通过添加缓冲器或调整信号线长度来解决延迟问题。
2.4 电源供应不稳定电源供应不稳定可能导致电路工作不正常或产生噪声干扰。
为了解决这个问题，可以使用稳压器来提供稳定的电源，并添加滤波器以降低噪声干扰。
三、调试方法3.1 逐级验证在进行调试时，可以使用逐级验证的方法。
首先验证单个全加器的功能是否正常，然后再将多个全加器级联起来进行整体验证。
3.2 输入输出检查通过检查输入和输出信号是否符合预期结果，可以确定是否存在故障。
如果输入和输出不匹配，则需要检查逻辑门连接、输入数据和控制信号等方面是否有错误。
3.3 示波器测量使用示波器可以观察信号的波形和时序，从而帮助定位故障。
四位全加器版图课程设计
四位全加器版图课程设计一、课程目标知识目标：1. 让学生理解四位全加器的原理，掌握其功能、结构和操作方法。
2. 使学生掌握数字电路中加法器的基本概念，了解四位全加器在数字系统中的应用。
3. 帮助学生掌握二进制数加法运算的规则，并能运用四位全加器进行简单的二进制加法计算。
技能目标：1. 培养学生运用所学知识，分析并设计简单的四位全加器电路。
2. 提高学生动手实践能力，能够正确搭建四位全加器电路，并进行调试。
3. 培养学生运用四位全加器解决实际问题的能力。
情感态度价值观目标：1. 培养学生对数字电路的兴趣，激发他们学习电子技术的热情。
2. 培养学生严谨的科学态度，注重实验数据的准确性和可靠性。
3. 引导学生认识到数字电路在现代科技中的重要作用，增强他们的国家荣誉感和责任感。
课程性质分析：本课程为电子技术基础课程，旨在让学生掌握四位全加器的基本原理和实际应用，培养他们的实践操作能力。
学生特点分析：学生为初中年级学生，对电子技术有一定的基础，具备基本的电路知识和动手能力，但需要进一步引导和培养。
教学要求：1. 注重理论与实践相结合，让学生在实际操作中掌握四位全加器的原理和应用。
2. 采用启发式教学方法，引导学生主动思考、探索，培养他们的创新意识。
3. 注重个体差异，因材施教，使每位学生都能在课程中取得实质性的进步。
二、教学内容1. 四位全加器的基本概念与原理：- 加法器的作用与分类- 四位全加器的结构及工作原理- 二进制数加法运算规则2. 四位全加器的电路设计与分析：- 电路元件的选用与连接- 四位全加器的逻辑表达式及简化- 电路图的绘制与解读3. 四位全加器的实际应用：- 在数字系统中的应用场景- 与其他数字电路的组合应用- 实际电路搭建与调试4. 教学内容的安排与进度：- 第一课时：介绍加法器的基本概念，引导学生了解四位全加器的原理和结构- 第二课时：讲解二进制数加法运算规则，分析四位全加器的电路设计方法- 第三课时：指导学生动手搭建四位全加器电路，进行调试与优化- 第四课时：探讨四位全加器在实际应用中的组合运用，培养学生的创新意识教材关联：教学内容与教材第四章“数字电路基础”中第四节“加法器”相关内容紧密关联，涵盖了四位全加器的基本原理、电路设计、实际应用等方面，为学生提供了系统性的学习指导。
四位全加器
实验四四位全加器一、实验目的l. 用组合电路设计4位全加器。
2.了解Verilog HDL语言的行为描述的优点。
二、实验原理4位全加器可看作4个1位全加器串行构成, 具体连接方法如下图所示：采用Verilog HDL语言设计该4位全加器，通过主模块调用子模块（1位全加器）的方法来实现。
（S表示输出结果；C表示进位输出）一位全加器的数学表示如下：（S是1位输出结果，C是1位进位输出）S=A⊕B⊕CinC=AB+BCin+ACin一位全加器可以通过两种方式实验，1）门级建模：xor (s11,a,b);and(c1,a,b);xor (s,s11,cin);and(c22,s11,cin);xor(cc,c22,c11);2）数据流方式：assign {s,cc}=a+b+cin;四位全加器：S是4位输出结果，C0、C1、C2、CC为进位输出S[0]=A[0]⊕B[0]⊕CinC0=A[0]B[0]+B[0]Cin+A[0]CinS[1]=A[1]⊕B[1]⊕C0C1=A[1]B[1]+B[1]C0+A[1]C0S[2]=A[2]⊕B[2]⊕C1C2=A[2]B[2]+B[2]C1+A[2]C1S[3]=A[3]⊕B[3]⊕C2C3=A[3]B[3]+B[3]C2+A[3]C2三、实验内容l. 用Verilog HDL语言设计4位全加器（调用子模块的方法）。
2、根据led灯显示的结果，可以通过将相应的控制信号连接至“扬声器”的输入端VIN，使得4位全加器输出不同数值时，扬声器能自动调节，并发出不同的“嘀嘀嗒嗒”的声音。
3. 锁定引脚, 并下载验证之。
四、管教配置其中：clk1k与clk4k用于控制扬声器的驱动脉冲信号。
五、实验连线K1-K4:14-11K5-K8:18-15L5-L8:7-10VIN:83L4:6500KHZ:8KHZ:34KHZ:801024HZ:81六、实验代码：module shiyan4(s,cc,a,b,cin,speaker,clk3,clk8,clk4,clk500); output [3:0] s;output reg speaker;output cc;input [3:0] a,b;input cin;input clk8,clk3,clk4,clk500;wire c0,c1,c2;yiweiadd add0(s[0],c0,a[0],b[0],cin);%子模块调用yiweiadd add1(s[1],c1,a[1],b[1],c0);yiweiadd add2(s[2],c2,a[2],b[2],c1);yiweiadd add3(s[3],cc,a[3],b[3],c2);always @(a or b)begincase(s)4'b0000: speaker=clk3;4'b0001:speaker=clk4;4'b0010:speaker=clk8;4'b0011:speaker=clk500;default:;endcaseendendmodule子模块：module fulladd(s,cc,a,b,cin);output s,cc;input a,b,cin;wire c11,c22,s11;xor (s11,a,b);and(c11,a,b);xor (s,s11,cin);and(c22,s11,cin);xor(cc,c22,c11);endmodule七、实验心得1扬声器的实现有两种方法：一是用多个时钟来表示不同的计算结果；二是用一个时钟，通过分频来实现不同的频率的声音。
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可编程逻辑器件设计大作业题目四位全加器设计学院自动化与电气工程学院班级姓名学号2104年12月３0 日目录摘要 ...............................................................................................错误!未定义书签。
1.设计目的 ..................................................................................错误!未定义书签。
２.设计要求ﻩ错误!未定义书签。
3.设计原理ﻩ错误!未定义书签。
3.1.四位全加器 (1)３．2.四位全加器的原理图...................................................错误!未定义书签。
4.设计方案 ..................................................................................错误!未定义书签。
4.１.仿真软件ﻩ错误!未定义书签。
4．２.全加器原理...................................................................错误!未定义书签。
4.2.1一位全加器的设计与原理 ............................................错误!未定义书签。
4.2．2四位全加器的原理及程序设计 ..................................错误!未定义书签。
5．程序设计...............................................................................错误!未定义书签。
6.仿真及结果..............................................................................错误!未定义书签。
总结与体会ﻩ错误!未定义书签。
参考文献ﻩ错误!未定义书签。
摘要ＶHDL主要用于描述数字系统的结构,行为,功能和接口。
除了含有许多具有硬件特征的语句外,VHＤL的语言形式、描述风格以及语法是十分类似于一般的计算机高级语言。
VHＤL的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件,一个电路模块或一个系统)分成外部（或称可视部分,及端口)和内部（或称不可视部分)，既涉及实体的内部功能和算法完成部分。
在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。
这种将设计实体分成内外部分的概念是ＶHＤL系统设计的基本点。
本次设计是用VＨＤL语言设计四位全加器,并用Quartus II仿真。
关键词：VＨDL四位全加器QuaｒtuｓIＩ四位全加器设计1.设计目的复习加法器的原理,掌握加法器的设计实现方法,设计实现数字系统设计中常用的4位全加器,在此基础上进一步熟悉MＡX+PLUＳⅡ或Qｕartｕs II软件的使用方法，熟练掌握EＤＡ的图形编程方法、开发流程、以及组合逻辑电路的设计、分析、综合、仿真方法。
2.设计要求1）复习EDA的相关技术与方法;2)掌握VHDＬ或者Vｅｒiloｇ语言，并要求能编写程序。
3）Quarｔus软件的使用:掌握程序编辑、编译、调试、仿真方法。
４)设计相关简单的电路，完成既定的功能。
3．设计原理３.1.四位全加器加法器是数字系统中的基本逻辑器件。
例如:为了节省资源,减法器和硬件乘法器都可由加法器来构成。
但宽位加法器的设计是很耗费资源的，因此在实际的设计和相关系统的开发中需要注意资源的利用率和进位速度等两方面的问题。
多位加法器的构成有两种方式：并行进位和串行进位方式。
并行进位加法器设有并行进位产生逻辑,运算速度快；串行进位方式是将全加器级联构成多位加法器。
通常，并行加法器比串行级联加法器占用更多的资源,并且随着位数的增加,相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。
四位全加器可对两个多位二进制数进行加法运算，同时产生进位。
当两个二进制数相加时，较高位相加时必须加入较低位的进位项(Ci）,以得到输出为和(S)和进位（C0)。
其中CIN表示输入进位位，ＣＯＵＴ表示输出进位位，输入A和Ｂ分别表示加数和被加数。
输出SUM=A+B＋ＣＩN,当SUＭ大于25５时，CＯUT置‘１’。
其管脚图如下：()()cinb a ab cin b ab a ab abcincin b a bcin a cin ab cout ⊕+=++=+++=()()()()cinb a cinb a cin b a cin ab b a cin b a b a abcin cin b a cin b a cin b a s ⊕⊕=⊕+⊕=+++=+++=图3－1 四位全加器管脚图全加器是能进行加数、被加数和低位来的进位信号相加，并根据求和结果给出该位的进位信号的加法电路。
其真值表如表1所示:表1 全加器真值表输入输出a ｂ ｃi ｎ s co ｕt 0 0 0 0 0 ０ 1 0 １ ０ １ ０ 0 1 0 １ 1 0 0 1 0 0 1 1 0 0 １ 1 0 １ 1 0 1 0 1 1１11１根据真值表可得出下列表达式：根据以上表达式，可以用数据流方式设计出1位全加器。
要设计的是４位全加器，这里采用串行进位来设计。
先设计4个1位的全加器，然后将低位的进位输出与高位的进位输入相连,将要进行加法运算的两个4位数的每一位分别作为每一个1位全加器的输入，进行加法运算，所有的１位全加器的输出组成一个４位数，即输入的两个4位数之和,最高位的全加器产生的进位输出即两个４位数求和的进位输出。
３.2.四位全加器的原理图4位全加器的原理图如图3－２所示:图3-2 四位全加器原理图根据图３－2所示,可以采用结构化描述方式设计4位全加器。
4.设计方案4.1.仿真软件Ｑuartus IＩ是Ａlｔｅra公司的综合性PLD开发软件，支持原理图、VHDL、VeriｌogHＤL以及ＡHDL(Aｌtera Ｈardware Dｅscｒｉpｔiｏn Lanｇuage)等多种设计输入形式,内嵌自有的综合器以及仿真器,可以完成从设计输入到硬件配置的完整PLＤ设计流程。
Ｑｕａrtus II 除了可以使用Tcｌ脚本完成设计流程外，提供了完善的用户图形界面设计方式。
具有运行速度快，界面统一，功能集中，易学易用等特点。
4.２．全加器原理4.2.1一位全加器的设计与原理一位全加器的原理图如下：图4-１一位全加器原理图一位全加器的程序设计:EＮTＩTY adｄer1 IＳ--1位全加器设计ＰOＲT（a,b，cｉn:IN ＳTD_LOGIC;s,cout:OＵT ＳTＤ_ＬOＧIC);EＮDａddｅr１;ARＣHITEＣTURE daｔaflow OF addeｒ１ＩS--用数据流方式设计1位全加器SIＧNAＬtｍp:SＴＤ_LＯGIC; －-用tmp表示ａ⊕ｂＢEGIＮtmp<＝a XOR b AFTＥＲ１0 ns；s<=tmｐXOＲcin ＡFTER 10ｎs;cｏut<=(ａANDｂ)OR(tmp ＡND ｃｉn) AＦＴＥR ２０ns;ENDｄａｔaｆlｏｗ;4.2.２四位全加器的原理及程序设计要设计的是4位全加器是采用串行进位来设计的。
首先根据已经设计好的一位的全加器通过将低位的进位输出与高位的进位输入相连的方法,组成所需要的四位全加器。
其程序如下:ＥＮTＩTY addeｒ 4 IS--4位全加器设计ＰOＲＴ（a,ｂ:IＮSTＤ_LOGIC＿VＥCTOＲ(３DOWNＴO 0)；cｉn:IＮSＴD_LOGIＣ;s:ＯＵTＳTD_LOGIC_VＥCＴOR(３ＤＯWNTＯ0)；ｃｏｕt：ＯUT STD_LOＧIC);END adｄｅr4;ARCHITＥCTURE ｓｔrｕcturaｌＯF aｄder4 ＩＳ－-用结构化描述风格设计4位全加器COMPＯNENT ａｄdeｒ１ＰＯＲT（ａ,b,ｃiｎ:IN STD＿ＬＯGIC;s，coｕt:ＯUT SＴＤ_LOGIC);ＥNDＣOMPONENT;SIＧNＡＬx,y，z:STD_ＬOGIC;FOＲu1,ｕ2,u3,u4：adｄer1 ＵＳE ENTITＹＷORＫ.ａdder１(dａtaflow);ＢEGINu1:adder1 POＲT MＡP（a(０),b（0),ｃiｎ,ｓ(0),ｘ);ｕ２:adｄｅｒ1ＰORT MAＰ(ａ(1),b(1），x,s（1）,y）；ｕ3:aｄder1 PORＴMAＰ(a（2）,b(2),y,s(2）,z)；u4:addｅr１PＯRＴMAＰ(a（3），b(3)，z,s(3),cout）；ＥＮD sｔrucｔurａl;四位全加器的原理图:图4-2 四位全加器原理图5.程序设计ＬＩBRAＲＹＩEEＥ；USE IEＥE.ＳTD_LOＧＩＣ_1１64．ALL；ＵSE IEEE．STD_LOＧＩC_ARITH.ALL;USE ＩEＥE.SＴD＿LOGＩＣ＿UＮSIGNEＤ.ALL;ENTITＹadder1IS -－1位全加器设计POＲT(a,b,ciｎ:IN STD＿LOGＩＣ;s,coｕｔ:OUT STD_ＬＯＧIC);ＥNDａdder1;ＡRCHITＥＣTURE daｔaｆlｏw OF adder1 IS --用数据流方式设计1位全加器SIGＮAL tｍp:STD＿LOGIＣ; --用tmp表示a⊕bBＥGＩＮtmp<=a XOR ｂAFTER 1０ｎs；ｓ<=tｍp XOＲcin ＡＦTEＲ1０ns;cｏut<=(a ＡND b)OR（tmp ANDｃin) AFTER 20 ns;ＥNDｄataｆlow;LIＢRARＹIEEＥ;USE ＩEＥＥ.STD_ＬＯGIC＿1164.ＡＬL；USE IEEE.ＳTD＿ＬOGＩC_ARITH.ALＬ;USE IEEE．SＴD_LOGＩC_ＵNSＩＧNＥD.ＡLL;ENTITY aｄder４IS --4位全加器设计PORＴ(a,b:IN ＳTD_LOＧＩＣ_VEＣTOR(３DＯWNTＯ０);ciｎ:ＩN STD_LＯGIＣ;s:OＵT SＴD_LＯGIC_VEＣTOR(３DOWNＴO０）;coｕt:OUT SＴＤ_LOGIC)；END ａdｄeｒ4;ARＣHITECTURE structurａl OF adder４IＳ--用结构化描述风格设计4位全加器COMＰＯNＥＮT addｅr1PORＴ(a,b,ciｎ:IＮSTD_LOGIC;ｓ,ｃout：OUTＳTD_LOGＩＣ);EＮD ＣOMPONENT;SIＧNAL x,y,z：STD_LＯGIＣ；FＯR ｕ1，u2,u3，ｕ4:ａdｄer１ＵＳE EＮTITＹWOＲK.addeｒ１(dataｆlow);ＢEGＩNu1：addｅｒ1PORT MAＰ(a(0)，b(0)，ｃｉｎ,ｓ(０)，x)；u２:addeｒ1 POＲTＭＡP(a（１),b(1)，x,s(１），y)；u3:ａddｅｒ1 PＯＲT MAP(a(2)，ｂ(2),y,s（2),z）;ｕ4:adder１POＲT MＡP(a(3),b（3），z，s(3）,cout);END strｕctuｒal;6.仿真及结果根据上面的程序我进行了仿真,首先是对1位全加器进行仿真，结果如图6-１所示:图6-1 １位全加器仿真图由图6-1可以看出,1位全加器的仿真结果与表1相符，说明1位全加器设计成功。