EDA复习卷加试卷

一、单选题1. 对FPGA器件特点描述正确的是: ( B )A：采用EEPROM工艺 B：采用SRAM工艺C：集成度比PAL和GAL低 D：断电后配置数据不丢失2. CPLD和FPGA的不同特性( D )A：高密度 B：髙速度 C：在系统编程 D：加密3. 下面哪种VHDL库使用时不需声明（ C ）（A）IEEE库 （B）ASIC库 （C）WORK库 （D）ALTERA库4. STD_LOGIC_1164程序包的正确声明方法是：（ C ）（A）USE STD_LOGIC_1164 （B）USE IEEE.STD_LOGIC_1164（C）USE IEEE.STD_LOGIC_1164.ALL （D）USE5. 类属说明的正确格式是：（ B ）（A）GENERIC(delay:TIME=20us); （B）GENERIC(delay:TIME:=20us);（C）GENERIC(delay TIME=20us); （D）GENERIC(delay=TIME:=20us);6. 变量不能在VHDL程序中的哪个结构部分声明的是（ A ）：（A）结构体 （B）进程 （C）函数 （D）过程7. signal a:bit; signal b:bit_vector(1 downto 0);下面正确的表达式是：( C )（A）b<=a （B）a<=b （C）a<=b(0) （D）a:=b(0)8. 在VHDL的IEEE标准库中，预定义的标准逻辑位数据STD_LOGICE 有( D )种逻辑值。

A 2B 3C 8D 99. ＶＨＤＬ语言程序结构中必不可少的部分是：（D）（A）库（B）程序包（C）配置（D）实体和结构体10. 能反馈输出信号至内部的端口模式是（ C ）：（A）ＩＮ （B）ＯＵＴ （C）ＢＵＦＦＥＲ （D）ＩＮＯＵＴ11. ＶＨＤＬ语言优先级最高的运算符是（ C ）：（A）AND （B）OR （C）NOT （D）XOR12. signal a,b:bit; signal y:bit_vector(1 downto 0);下面正确的表达式是：(D )（A）y<=a （B）y<=b （C）y<=b and a （D）y<=b&a 13. 常量的正确格式是：（B）（A）CONSTANT Vcc:REAL=5.0 ; （B）CONSTANTVcc:REAL:=5.0 ;（C）CONSTANT Vcc REAL=5.0 ; （D）CONSTANT Vcc:=5.0 ; 14. 进程内不能定义( C ):A：常量 B：变量 C：信号 D：子程序15. 在VHDL中，用语句( D )表示检测clock的下升沿。

A clock’EVENTB clock’EVENT AND clock=’1’C clock=’1’D clock’EVENT AND clock=’0’16. VHDL程序设计结构体的基本功能是：( C )。

A. 声明结构体中将用到的数据类型、元件、常数、子程序等B. 定义本设计的输入/输出端口C. 说明本设计内部结构与外部端口间的逻辑关系D. 为本设计选定特定的结构体17. 在下列操作中,最高优先级的运算操作符是( C )。

A . AND B. OR C. NOT D. *18.进程中的变量赋值语句，其变量更新是( A )。

A. 立即完成；B. 按顺序完成；C. 在进程的最后完成；D. 都不对。

19. 在一个VHDL设计中idata是一个信号，数据类型为std_logic_vector，试指出下面( D )赋值语句是错误的。

A. idata <= “00001111”B. idata <= B”0000_1111”C. idata <= X”AB”D. idata <= B”21”20. 下述哪个语句可用于描述组合电路：( C )。

A. case_is_whenB. if_then_elsif_thenC. when_elseD. if_then21.在下列类型语句中不属顺序语句的是( C )。

A. 赋值语句B. LOOP语句C. 进程语句D. CASE语句22. 执行Quartus Ⅱ的( A )命令，可以在底层设计时创建元件的图形符号。

A. Create Default SymbolB. SimulatorC. CompilerD. Timing Analyzer23. 在VHDL语言中，用语句( B )表示检测到时钟clk的上升沿。

A. clk’eventB. rising_edge(clk)C. clk = ‘0’D. clk =’1’24. 在VHDL中为目标signal赋值符号为( B )。

A. ＝B. <＝C. :=D. =：25. 假设输入信号a=“6”，b=“E”，则以下程序执行后，c的值为 ( B )。

entity logic isport( a，b : in std_logic_vector(3 downto 0);c : out std_logic_vector(7 downto 0));end logic;architecture a of logic isbeginc(0) <= a(0);c(2 downto 1) <= a(2 downto 1) and b(2 downto 1);c(3) <= '1' xor b(3) ;c(7 downto 4) <= "1111" when (a (2)= b(2)) else "0000";end a;A. “F8”B. “F6”C. “F7”D. “0F”二、真空1. ASIC的中文含义是：___专用集成电路_____。

2. FPGA的一般采用__ SRAM_ __工艺。

3. VHDL提供了四种端口模式：IN 、OUT、INOUT、BUFFER。

4. 结构体的描述方式主要有：行为描述、数据流描述和结构描述。

5. VHDL的数据对象有：常量、变量、信号等三种。

6. 位类型（BIT）的取值只有__0__和__1__。

7. SIGNAL b:BIT_VECTOR(6 TO 0),信号b被定义为__7 _位位宽。

8. 进程由敏感信号参数表、说明部分和顺序描述语句部分三部份构成。

9. 选择信号赋值语句的每一子句后是__逗__号，最后一句是__分__号。

10. 一个完整的VHDL程序包含：库、程序包、实体、结构体、配置五个部分。

11.编译可以检查的错误有逻辑 和语法。

12.QuratusII仿真主要分为功能、时序。

13. BLOCK内的语句是___并行___语句。

14 FPGA的一般采用__ SRAM_ __工艺。

15．对CPLD编程的目标文件扩展名为.pof ，对FPGA配置的目标文件扩展名为.sof16. 设D0为'0'，D1为'1'，D2为'1'，D3为'0'，D3 & D2 & D1 & D0的运算结果是“0110”；（D3 or D2）and（D1 and not D0）的运算结果是：‘1’。

17 VHDL的数据对象分为常数、变量和信号 3类。

18．VHDL的数据STD_LOGIC定义了9种数据，其中‘Z’表示高阻态，取值‘X’表示不确定。

19.在VHDL的端口声明语句中，端口方向包括IN 、OUT、INOUT 和BUFFER 。

20. 多个进程之间进行并行联系是通过信号来实现的。

21、VHDL的进程（process）语句是由顺序语句组成的，但其本身却是并行语句。

22．VHDL的两大基本描术语句是顺序语句和并行语句23．VHDL的子程序有两种类型，即函数和过程。

24．程序包的结构由程序包首声明和程序包体两部分组成。

25. Moore 状态机输出只依赖于器件的当前状态，与 输入信号 无关。

三 判断1. 实体（ENTITY）不是VHDL程序所必须的。

（×）2. 信号是个全局量，其赋值是立即生效的。

（×）3. 顺序语句按语句的先后顺序执行。

（√）4. 进程只有在其敏感信号发生变化时才被执行。

（×）四、功能分析1.填写程序中缺少的语句并分析下面的VHDL源程序，说明设计电路的功能。

； 答案： LIBRARY IEEE；；答案：USE IEEE.STD_LOGIC_1164.AL L;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY LX3_1 ISPORT( s2,s1,s0:IN STD_LOGICd3,d2,d1,d0:IN STD_LOGIC;d7,d6,d5,d4:IN STD_LOGIC;Y:OUT STD_ULOGIC );END LX3_1;ARCHITECTURE one OF LX3_1 ISSIGNAL S:STD_LOGIC_VECTOR(2 DOWNTO 0);BEGINs<=s2&s1&s0;y<= d0 WHEN s=”000” ELSEd1 WHEN s=”001” ELSEd2 WHEN s=”010” ELSEd3 WHEN s=”011” ELSEd4 WHEN s=”100” ELSEd5 WHEN s=”101” ELSEd6 WHEN s=”110” ELSEd7;END one;结果： 答案：8选1数据分配器2.分析下面的VHDL源程序,说明设计电路的功能.ENTITY LX3_2 ISPORT( A:IN BIT _VECTOR(3 DOWNTO 0);B: BIT _VECTOR (3 DOWNTO 0);GT,LT,EQ:OUT BIT);END LX3_2;ARCHITECTURE one OF IS;(1分) 答案：LX3_2BEGINPORCESS( ) (2分) 答案： a,bBEGINGT<=’0’;LT<=’0’;EQ<=’0’;IF a>b THEN GT<=’1’;ELSIF a<b THEN LT<=’1’;ELSE EQ<=’1’;END IF;END PROCESS;END one;1. 结果： 答案：4位数据比较器五、阅读下列VHDL程序，画出原理图（RTL级）：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY three ISPORT(clk,d : IN STD_LOGIC;dout,e : OUT STD_LOGIC );END;ARCHITECTURE bhv OF three ISSIGNAL tmp: STD_LOGIC;BEGINP1: PROCESS(clk)BEGINIF rising_edge(clk) THENTmp <= d;dout <= not tmp;END IF;END PROCESS P1;e <= tmp xor d;END bhv;答案：2. 阅读下列VHDL程序，画出相应ＲＴＬ图（10分）library ieee;use ieee.std_logic_1164.all;entity lfsr isport (clk, clr, d : in std_logic;mout : out std_logic);end lfsr;architecture rtl of lfsr issignal sreg : std_logic;beginprocess(clk,clr)variable s : std_logic;beginif clr = '1' then s := ’0’;elsif rising_edge(clk) thens := sreg xor (not d);end if;sreg <= s;end process;mout <= sreg;end rtl;（三）阅读程序绘制RTL图程序清单如下：ENTITY x_or2 IS --顶层实体PORT (in1,in2:IN BIT;out1: OUT BIT);END x_or2;ENTITY not_1 ISPORT(a: IN BIT;b: OUT BIT);END not_1;architecture one of not_1 isbeginprocess(a)beginb <=NOT a after 5ns; --延时信号赋值end process;end one;ENTITY and_2 ISPORT(c,d: IN BIT;e: OUT BIT);END and_2;ARCHITECTURE two OF and_2 ISBEGINPROCESS(c,d)BEGINe<=c AND d AFTER 10ns;end PROCESS;END two;entity or_2 isport (f,g: in BIT;h: out BIT );end or_2;architecture three of or_2 isbeginprocess(f,g)beginh<=f or g after 4ns;end process;end three;architecture top_x_or2 of x_or2 is --顶层实体的结构体 signal t1,t2,t3,t4: bit; --信号说明component not_1 --本地元件引用说明 port(a:in bit;b: out bit);end component;component and_2port(c,d:in bit;e: out bit);end component;component or_2port(f,g:in bit;h: out bit);end component;beginu0: not_1 port map(in1,t1); --元件例化语句u1: not_1 port map(a=>in2,b=>t2);u2: and_2 port map(t1,in2,t3);u3: and_2 port map(c=>in1,d=>t2,e=>t4);u4: or_2 port map(f=>t3, g=>t4,h=>out1);end top_x_or2;答案：六、VHDL程序填空：下面程序是一个16位数控分频器的VHDL描述，试补充完整LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE ___ IEEE.STD_LOGIC_UNSIGNED.ALL____________; ENTITY PULSE16 ISPORT ( CLK : IN STD_LOGIC;LOAD : IN STD_LOGIC;D : IN ___STD_LOGIC_VECTOR(15 DOWNTO 0);FOUT : OUT STD_LOGIC );END;_ARCHITECTURE__ one OF PULSE16 ISSIGNAL FULL : STD_LOGIC;BEGINP_REG: PROCESS(CLK)Variable__ CNT16 : STD_LOGIC_VECTOR(15 DOWNTO 0);BEGINIF CLK'EVENT AND CLK = '1' THENIF ___load=’1’____ THEN -- LOAD高电平置数CNT16 := D; FULL <= '0';ELSEIF CNT16 = "1111111111111111" THENCNT16 := D;FULL <= '1';ELSECNT16 := cnt16+’1’_; -- 计数加1FULL <= '0';END IF;END IF;END IF __;END PROCESS P_REG;P_DIV: PROCESS(__FULL _) -- 溢出信号为敏感信号 VARIABLE CNT2 : STD_LOGIC;BEGINIF ___FULL’event and full=’1’ THEN -- FULL上升沿判断 CNT2 := NOT CNT2;FOUT <= CNT2;END IF;END PROCESS P_DIV;END;七、VHDL程序改错：仔细阅读下列程序，回答问题（一）阅读下列程序改错LIBRARY IEEE; -- 1USE IEEE.STD_LOGIC_1164.ALL; -- 2ENTITY LED7SEG IS -- 3PORT ( A : IN STD_LOGIC_VECTOR(3 DOWNTO 0); -- 4 CLK : IN STD_LOGIC; --5LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0)); -- 6 END LED7SEG; -- 7 ARCHITECTURE one OF LED7SEG IS -- 8SIGNAL TMP : STD_LOGIC; --9BEGIN -- 10SYNC : PROCESS(CLK, A) --11BEGIN -- 12 IF CLK'EVENT AND CLK = '1' THEN --13TMP <= A; -- 14 END IF; --15END PROCESS; -- 16 OUTLED : PROCESS(TMP) -- 17 BEGIN -- 18 CASE TMP IS --19WHEN "0000" => LED7S <= "0111111"; --20WHEN "0001" => LED7S <= "0000110"; --21WHEN "0010" => LED7S <= "1011011"; --22WHEN "0011" => LED7S <= "1001111"; --23WHEN "0100" => LED7S <= "1100110"; --24WHEN "0101" => LED7S <= "1101101"; --25WHEN "0110" => LED7S <= "1111101"; --26WHEN "0111" => LED7S <= "0000111"; --27WHEN "1000" => LED7S <= "1111111"; --28WHEN "1001" => LED7S <= "1101111"; --29END CASE; -- 30 END PROCESS; -- 31 END one;1. 在程序中存在两处错误，试指出，并说明理由：在Quartus II中编译时，提示的错误为：Error: Line 14: File f:\upload\eda\maxplusii\my_proj\s8_5\led7seg.vhd: Type error: type in waveform element must be "std_ulogic"Error: Line 19: File f:\upload\eda\maxplusii\my_proj\s8_5\led7seg.vhd: VHDL syntax error: expected choices in case statement参考答案：第14行的错误是：数据类型不一致第19行的错误是：29行与30行之间缺少一句剩余情况的处理语句2. 修改相应行的程序（如果是缺少语句请指出大致的行数）：错误1 行号： 9 程序改为：SIGNAL TMP :STD_LOGIC_VECTOR(3 DOWNTO 0)错误2 行号：29后程序改为：29行与30行之间添加 others=>null（二）阅读下列程序改错LIBRARY IEEE; -- 1 USE IEEE.STD_LOGIC_1164.ALL; -- 2 ENTITY MOOR IS -- 3 PORT ( DATAIN: IN STD_LOGIC_VECTOR(1 DOWNTO 0); -- 4 CLK, RST : IN STD_LOGIC; -- 5Q: OUT STD_LOGIC_VECTOR(2 DOWNTO 0) ); -- 6END MOOR; -- 7 ARCHITECTURE BEHAV OF MOOR IS -- 8 SIGNAL ST_TYPE IS (ST0, ST1, ST2); -- 9 SIGNAL C_ST : ST_TYPE; -- 10 BEGIN --11PROCESS (CLK, RST) -- 12 BEGIN --13IF RST = '1' THEN C_ST <= ST0; Q <= "0000"; -- 14ELSIF CLK'EVENT AND CLK = '1' THEN -- 15CASE C_ST IS -- 16 WHEN ST0 => IF DATAIN = "10" THEN C_ST <= ST1; -- 17ELSE C_ST <= ST0; -- 18 END IF; Q <= "1001"; -- 19 WHEN ST1 => IF DATAIN = "11" THEN C_ST <= ST2; -- 20ELSE C_ST <= ST1; -- 21END IF; Q <= "0101"; -- 22 WHEN ST2 => IF DATAIN = "01" THEN C_ST <= ST3; -- 23ELSE C_ST <= ST0; -- 24END IF; Q <= "1100"; -- 25 END CASE; -- 36 END IF; -- 27 END PROCESS; --28END BEHAV; --29在Quartus II中编译时，其中两个提示的错误为：Error: Line 9:VHDL syntax error: signal declaration must have ’:’, but found IS insteadError: Line 10:Identifier error: identifier ”ST_TYPE” has not been declared在程序中存在三处错误，试指出出错对应的行数，并说明理由：第6行，数据宽度不符合第9行，状态机数据类型声明错误，关键字应为TYPE第32行，case语句缺少when others处理异常状态情况修改相应行的错误程序（如果是缺少语句请指出对应的行数）：错误1 行号：6程序改为：q:out std_logic_vector(3 downto 0) );错误2 行号：9程序改为：SIGNAL 改为 TYPE错误3 行号：32程序改为：之前添加一句when others => c_st <= st0;八. 看下面原理图，补充完相应VHDL描述DFF为上升沿触发，LATCH为高电平选通。