杭州电子科技大学数字电路期末考试试卷及答案

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电子科技大学期末数字电子技术考试题a卷-参考答案

电子科技大学二零零九至二零一零学年第二学期期末考试数字逻辑设计及应用课程考试题 A 卷（120分钟）考试形式：闭卷考试日期2010年7月12日课程成绩构成：平时 20 分，期中 20 分，实验 0 分，期末 60 分一、To fill your answers in the blanks （1’×25）1. If [X]10= - 110, then [X]two's-complement =[ ]2,[X]one's-complement =[ ]2. (Assumed the number system is 8-bit long) 2. Performing the following number system conversions: A. [10101100]2=[ 0 ]2421B. [1625]10=[01001 ]excess-3C. [ 1010011 ]GRAY =[10011000 ]8421BCD3. If ∑=C B A F ,,)6,3,2,1(, then F D ∑=C B A ,,( 1，4，5，6 )=C B A ,,∏(0，2，3，7 ).4. If the parameters of 74LS-series are defined as follows: V OL max = 0.5 V , V OH min = 2.7 V , V IL max = 0.8 V , V IH min = 2.0 V , then the low-state DC noise margin is 0.3V ,the high-state DC noise margin is 0.7V .5. Assigning 0 to Low and 1 to High is called positive logic. A CMOS XOR gate in positive logic is called XNOR gate in negative logic.6. A sequential circuit whose output depends on the state alone is called a Moore machine.7. To design a "001010" serial sequence generator by shift registers, the shift register should need 4 bit as least.8. If we use the simplest state assignment method for 130 sates, then we need at least8state variables.9. One state transition equation is Q*=JQ'+K'Q. If we use D flip-flop to complete the equation, the D input terminal of D flip-flop should be have the function D= JQ'+K'Q.10.Which state in Fig. 1 is ambiguous D11.A CMOS circuit is shown as Fig. 2, its logic function z= A’B’+ABFig. 1 Fig. 212.If number [A]two's-complement =01101010 and [B]one's-complement =1001, calculate [A-B]two's-complement and indicate whether or not overflow occurs.(Assumed the number system is 8-bit long)[A-B]two's-complement = 01110000, overflow no13. If a RAM’s capacity is 16K words × 8 bits, the address inputs should be 14bits; We need 8chips of 8K ⨯8 bits RAM to form a 16 K ⨯ 32 bits ROM..14. Which is the XOR gate of the following circuit A .15.There are 2n－n invalid states in an n-bit ring counter state diagram.16.An unused CMOS NOR input should be tied to logic Low level or 0 .17.The function of a DAC is translating the Digital inputs to the same value of analogoutputs.二、Complete the following truth table of taking a vote by A,B,C, when more than two of A,B,C approve a resolution, the resolution is passed; at the same time, the resolution can’t go through if A don’t agree.For A,B,C, assume 1 is indicated approval, 0 is indicated opposition. For the F,A B C F三、The circuit to the below realizes a combinational function F of four variables. Fill in the Karnaugh map of the logic function F realized by the multiplexer-based circuit. (6’)四、(A) Minimize the logic function expressionF = A·B + AC’ +B’·C+BC’+B’D+BD’+ADE(H+G) （5’）F = A·B + AC’ +B’·C+BC’+B’D+BD’ = A·(B ’C )’ +B’·C+BC’+B’D+BD’= A +B’·C+BC’+B’D+BD’+C ’D (或= A +B’·C+BC’+B’D+BD’+CD ’)= A +B’·C+BD’+C ’D (或= A + BC’+B’D +CD ’)(B) To find the minimum sum of product for F and use NAND-NAND gates to realize it （6’）),,,(Z Y X W F Π(1,3,4,6,9,11,12,14)------3分 F= X ’Z ’+XZ -----2分 =( X ’Z ’+XZ)’’=(( X ’Z ’)’(XZ)’)’ ------1分五、Realize the logic function using one chip of 74LS139 and two NAND gates.（8’）∑=)6,2(),,(C B A F ∑=)3,2,0(),,(E D C GF(A,B,C)=C’∑(1,3) ---- 3分 G(C,D,E)=C’∑(0,2,3) ----3分-六、Design a self-correcting modulo-6 counter with D flip-flops. Write out the excitation equations and output equation. Q2Q1Q0 denote the present states, Q2*Q1*Q0* denote the next states, Z denote the output. The state transition/output table is as following.（10’）Q2Q1Q0Q2*Q1*Q0*Z000 100 0100 110 0110 111 0111 011 0011 001 0001 000 1激励方程式：D2=Q0’（2分，错-2分）D1=Q2 （2分，错-2分）D0=Q1 （2分，错-2分）修改自启动：D2=Q0 +Q2Q1’（1分，错-1分）D1=Q2+Q1Q0’（1分，错-1分）D0=Q1+Q2Q0 （1分，错-1分）输出方程式：Z=Q1’Q0 （1分，错-1分）得分七、Construct a minimal state/output table for a moore sequential machine, that will detect the input sequences: x=101. If x=101 is detected, then Z=1.The input sequences DO NOT overlap one another. The states are denoted with S0~S3.（10’）For example:X：0 1 0 1 0 0 1 0 1 0 1 1 0 1 1 0 0 0 1 1 ……Z：0 0 0 1 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 ……state/output table八、Please write out the state/output table and the transition/output table and theexcitation/output table of this state machine.（states Q2 Q1=00~11, use the state name A~D ）（10’）Transition/output table State/output table Excitation/output table（4分）（3分）（3分）评分标准：转移/输出表正确，得4分；每错一处扣0.5分，扣完4分为止；由转移/输出表得到状态/输出表正确，得3分；每错一处扣0.5分，扣完3分为止；激励/输出表正确，得3分；每错一处扣0.5分，扣完3分为止。

数字电路2011期末考试题-参考解答

电子科技大学2010 -2011学年第二学期期末考试 A 卷课程名称：_数字逻辑设计及应用__ 考试形式：闭卷考试日期：20 11 年7 月7 日考试时长：_120___分钟课程成绩构成：平时30 %，期中30 %，实验0 %，期末40 %本试卷试题由__六___部分构成，共__6___页。

I. Fill your answers in the blanks(2’ X 10=20’)1. A parity circuit with N inputs need N-1XOR gate s. If the number of “1” in an N logic variables set, such as A、B、C、…W, is even number, then__________A B C W⊕⊕⊕⋅⋅⋅⋅⊕=0 .2. A circuit with 4 flip-flops can store 4bit binary numbers, that is, include 16 states at most.3. A modulo-20 counter circuit needs 5 D filp-flops at least. A modulo-288 counter circuit needs 3 4-bit counters of 74x163 at least.4. A 8-bit ring counter has 8 normal states. If we want to realize the same number normal states, we need a 4bit twisted-ring counter.5. If the input is 10000000 of an 8 bit DAC, the corresponding output is 5v. Then an input is 00000001 to the DAC, the corresponding output is 5/128 (0.0391) V; if an input is 10001000, the corresponding DAC output is 5.3125V.II. Please select the only one correct answer in the following questions.(2’ X 5=10)B ) chips of 4K ⨯4 bits RAM to form a 16 K ⨯ 8 bits RAM.A) 2 B) 8 C) 4 D) 162. To design a "01101100" serial sequence generator by shift registers, we need a( A)-bit shift register as least.A) 5 B) 4 C) 3 D) 63. For the following latches or flip-flops, ( B) can be used to form shift register.A) S-R latch B) master-slave flip-flop C) S-R latch with enable D) S’-R’ latch4. Which of the following statements is correct? ( C )A) The outputs of a Moore machine depend on inputs as well as the states.B) The outputs of a Mealy machine depend only on the states.C) The outputs of a Mealy machine depend on inputs as well as the states. D) A), B), C) are wrong.5. There is a state/output table of a sequential machine as the table 1, what the input sequences isdetected? ( D )A) 11110 B) 11010 C) 10010 D) 10110Table 1III.Analyze the sequential-circuit as shown in figure 1. [15’]1. Write out the excitation equations, transitionequations and output equation. [5’]2. Assume the initial state is Q 2Q 1=00, complete thetiming diagram for Q 2 ,Q 1 and Z.( Don ’t need consider propagation delay of each component)[10’]Figure-1解答：激励方程: D 1=Q 1⊕Q 2，D 2= Q /1+ Q /2转移方程：Q 1 *= D 1=Q 1⊕Q 2，Q 2 *=D 2= Q /1+ Q /2 输出方程：Z= Q 1•Q 2IV. Design a Mealy sequential detector with one input x and one output z. If and only if xdescribe the state meaning and finish the state/output table. [15] Example ： x ：0 1 0 1 1 1 1 0 0 1 1 0 0 1 1 1 1 1 z ：0 0 0 0 0 0 1 0 0 1 0 0 0 1 0 0 1 1XState meaningS 0 1 Initial A A,0 B,0 Received 1 B C,0 D,0 Received 10 C E,0 B,0 Received 11 D C,0 F,0 Received 100 E A,0 B,1 Received 111 F C,0F,1S*,ZV. Analyze the circuit as shown below, which contains a 74x163 4-bit binary counter, a 74x138[15’] ’ output F. [5’]2. Write out the sequence of states for the 74x161 in the circuit. [7’]3. Describe the modulus(模) of the circuit. [3’]解答：F=D2=Y6/=(QDQCQBQA /)/ 状态序列：0,1,2,3,4,5,6,7,8,9,10,11,12,13,14,0,1,2，… M=15VI.the state transition sequence is 0→2→4→1→3→0→…with the binary code. 1. Fill out the transition/output table. [8’]2. Write out the excitation equations and output equation. [4’]3. List the complete transition/output table, and check the self-correct. [3’] transition/output table ： 74X161的功能表输入当前状态下一状态输出CLR_L LD_L ENT ENP QD QC QB QA QD* QC* QB* QA* RCO 0 X X X X X X X 0 0 0 0 1 0 X X X X X X D C B A 1 1 0 X X X X X QD QC QB QA 1 1 X 0 X X X X QD QC QB QA 1 1 1 1 0 0 0 0 0 0 0 1 1 1 1 1 0 0 0 1 0 0 1 0 1 1 1 1 0 0 1 0 0 0 1 1 1 1 1 1 0 0 1 1 0 1 0 0complete transition/output table:输出方程：Z=Q1Q0检查自启动：当Q2Q1Q0=101，可得下一状态为001；当Q2Q1Q0=110，可得下一状态为101；当Q2Q1Q0=111，可得下一状态为001。

数字电子技术期末考试题及答案(经典)

xxx~xxx学年第x学期《数字电子技术》期末复习题第一部分题目一、判断题（每题2分,共30分。

描述正确的在题号前的括号中打“√”，错误的打“×”）【】1、二进制有0 ~ 9十个数码，进位关系为逢十进一。

【】2、（325）8 ＞（225）10【】3、十进制数整数转换为二进制数的方法是采用“除2取余法”。

【】4、在二进制与十六进制的转换中，有下列关系：（100111010001）2=（9D1）16【】5、8421 BCD码是唯一能表示十进制数的编码。

【】6、十进制数85的8421 BCD码是101101。

【】7、格雷码为无权码，8421 BCD为有权码。

【】8、数字电路中用“1”和“0”分别表示两种状态,二者无大小之分。

【】9、逻辑变量的取值，１比０大。

【】10、在逻辑代数中，逻辑变量和函数均只有0和1两个取值，且不表示数量的大小。

【】11、逻辑运算1+1=1【】12、逻辑运算A+1+0=A【】13、因为逻辑表达式A+B+AB=A+B成立，所以AB=0成立。

【】14、在时间和幅度上均不连续的信号是数字信号，所以语音信号是数字信号。

【】15、逻辑函数的运算次序为：先算括号内，后算括号外；先求与，再求或，最后求非。

【】16、AB A C BC AB A C++=+【】17、逻辑函数表达式的化简结果是唯一的。

【】18、逻辑真值表、逻辑表达式、逻辑图均是逻辑关系的描述方法。

【】19、n个变量组成的最小项总数是2n个。

【】20、逻辑函数的化简方法主要有代数化简法和卡诺图化简法。

【】21、逻辑函数化简过程中的无关项一律按取值为0处理。

【】22、数字电路中晶体管工作在开关状态，即不是工作在饱和区，就是工作在截止区。

【】23、TTL或非门的多余输入端可以接高电平。

【】24、某一门电路有三个输入端A、B、C，当输入A、B、C不全为“1”时，输出Y为“0”，输入A、B、C全为高电平“1”时，输出Y为“1”，此门电路是或门电路。

电子科大数字电路期末试题半期测验

电子科大数字电路期末试题半期测验————————————————————————————————作者：————————————————————————————————日期：电子科技大学二零零七至二零零八学年第二学期期中考试“数字逻辑设计及应用”课程考试题期中卷（120分钟）考试形式：闭卷考试日期 2008年4月26日课程成绩构成：平时 20 分，期中 20 分，实验 0 分，期末60 分一二三四五六七八九十合计一、选择填空题（单选、每空2分，共30分）1-1．与十进制数 (0. 4375 )10 等值的二进制数表达是 ( A ) A. ( 0.0111 ) 2 B. ( 0.1001 ) 2 C. ( 0.0101 ) 2 D. ( 0.01101 ) 2 1-2．与十六进制数（FD ．A ）16等值的八进制数是( A )8A. ( 375.5 )8B. ( 375.6 )8C. ( 275.5 )8D. ( 365.5)8 1-3．与二进制数(11010011) 2 对应的格雷码表达是 ( C ) GrayA. ( 11111010 ) GrayB. (00111010 ) GrayC. ( 10111010 )GrayD. (11111011 ) Gray 1-4．下列数字中与(34.42)8 相同的是（ B ）A.（011010.100101）2B.（1C.88）16 C.（27.56）10D.（54.28）5 1-5．已知[A]补=（10010011），下列表达式中正确的是（ C ）A. [–A]反=（01101100）B. [A]反=（10010100）C. [-A]原=（01101101）D. [A]原=（00010011）1-6．一个十六路数据选择器，其选择控制输入端的数量为（ A ）A ．4个 B. 6个 C. 8个 D. 3个1-7．四个逻辑相邻的最小项合并，可以消去（ B ）个因子。

电子科大数字电路,期末试题101102半期考试试卷-答案

电子科技大学二零零九年至二零一零学年第二学期“数字逻辑设计及应用”课程考试题（半期）（120分钟）考试日期2011年4月23日一二三四五六七八九十总分评卷教师I. To fill the answers in the “( )” (2’ X 19=38)1. [1776 ]8 = ( 3FE )16 = ( 1111111110 )2= ( 1000000001 ) Gray .2. (365)10 = ( 001101100101 )8421BCD＝( 001111001011 ) 2421 BCD.3.Given an 12-bit binary number N. if the integer’s part is 9 bits and the fraction’s part is 3 bits ( N = a8 a7 a6 a5 a4 a3 a2 a1 a0 . a-1 a-2 a-3), then the maximum decimal number it can represent is ( 511.875 ); the smallest non-zero decimal number it can represent is ( 0.125 ).4. If X’s signed-magnitude representation X SM is（110101）2, then it’s 8-bit two’s complement representation X2’s COMP is( 11101011 ) , and (–X)’s 8-bit complement representation (–X) 2’s COMP is ( 00010101 )2 .5. If there are 2011 different states, we need at least ( 11 ) bits binary code to represent them.6.If a positive logic function expression is F=AC’+B’C(D+E)，then the negative logic function expression F = ( (A+C’)(B’+(C+DE)) ).7. A particular Schmitt-trigger inverter has V ILmax = 0.7 V, V IHmin = 2.1 V, V T+= 1.7 V, and V T-= 1.3 V, V OLmax=0.3V, V OHmin=2.7V. Then the DC noise margin in the HIGH state is ( 0.6V ), the hysteresis is ( 0.4V ). 8.The unused CMOS NAND gate input in Fig. 1 should be tied to logic ( 1 ).Fig.1Circuit of problem I-89. If number [ A ] two’s-complement =11011001and [ B] two’s-complement=10011101 , calculate[-A-B ]two’s-complement, [-A+B ]two’s-complement and indicate whether or not overflow occurs.[-A-B ] two’s-complement=[ 10001010 ], overflow: [ yes ][-A+B ] two’s-complement=[ 11000100 ], overflow: [ no ].10.The following logic diagram Fig.2 implements a function of 3-variable with a 74138. The logic function can be expressed as F (A,B,C) = ∑A,B,C ( 0,1,2 ).Fig.2 Circuit of problem I-10II. There is only one correct answer in the following questions.(3’ X 9 = 27)1. Which of the following Boolean equations is NOT correct? ( B )A) A+0=A B) A1 = AC) D)2. Suppose A2’s COMP =（1011），B2’s COMP =（1010），C2’s COMP =（0010）. In the following equations, the most unlikely to produce overflow is（ C ）。

电子科技大学“计算机科学与技术”《数字逻辑设计及应用》23秋期末试题库含答案

电子科技大学“计算机科学与技术”《数字逻辑设计及应用》23秋期末试题库含答案第1卷一.综合考核(共20题)1.若A+B=A+C，则一定是B=C。

()A.错误B.正确2.CMOS电路的电源电压只能使用+5V。

()A.错误B.正确3.电平异步时序逻辑电路不允许两个或两个以上输入信号()A、同时为0B、同时为1C、同时改变D、同时出现4.逻辑式A(A+B)(A+B+C)(A+B+C+D)=()A、AB、A+BC、A+B+CD、A+D5.若AB+AC=1，则一定是A=1。

()A.错误B.正确6.下列哪个不是基本的逻辑关系()。

A、与B、或C、非D、与非7.逻辑代数的三种基本运算是()A、与B、或C、非D、相除8.9.10.移位寄存器可以用作数据的串/并变换。

()A、错误B、正确11.欲将JK触发器作成翻转触发器，最简单的方法是令J=1，K=1。

()A.错误B.正确12.扭环形计数器都是不能自启动的。

()A、错误B、正确13.施密特触发器可以用来鉴别脉冲幅度。

()A、错误B、正确14.若A+B=A+C，则一定是B=C。

()A、错误B、正确15.下列说法中，()不是逻辑函数的表示方法。

A、真值表和逻辑表达式B、卡诺图和逻辑图C、波形图和状态图D、逻辑图16.电平异步时序逻辑电路中各反馈回路之间的竞争是由于状态编码引起的。

() T、对F、错17.18.逻辑代数的三种基本运算是()。

A.与B.或C.非D.相除19.下列电路中，是时序电路的是()。

A.二进制译码器B.移位寄存器C.数值比较器D.编码器20.移位寄存器可以用作数据的串/并变换。

()A.错误B.正确第1卷参考答案一.综合考核1.参考答案：A2.参考答案：A3.参考答案：C4.参考答案：A5.参考答案：B6.参考答案：D7.参考答案：ABC10.参考答案：B11.参考答案：B12.参考答案：A13.参考答案：B14.参考答案：A15.参考答案：C16.参考答案：F18.参考答案：ABC19.参考答案：B20.参考答案：B。

现代数字电子技术基础_杭州电子科技大学中国大学mooc课后章节答案期末考试题库2023年

现代数字电子技术基础_杭州电子科技大学中国大学mooc课后章节答案期末考试题库2023年1.从大到小依次排列下列数据 (120)10, (10011010)2 , (117)8 , (B4)16。

正确的顺序为答案:(B4)16 > (10011010)2 > (120)10 > (117)82.二进制数111001的余3码是答案:100010103.8421BCD码的1000相当于十进制的数值答案:84.求[X]原=1.1101的真值和补码，求[x]反=0.1111的补码答案:-0.1101; 1.0011; 0.11115.已知十进制数为92，其对应的余3码为：答案:(11000101)余3码6.要表达一个逻辑函数常见的方法有答案:其余都是7.试选择下图门电路的输出状态答案:高阻态8.集成电路74LS245的内部结构如图所示，试说明该电路的逻辑功能。

答案:双向传输，当C=0，X的信号传送到Y；当C=1，Y的信号传送到X9.试写出图中NMOS门电路的输出逻辑表达式。

答案:10.标准或-与式是由（）构成的逻辑表达式。

答案:最大项相与11.卡诺图上变量的取值顺序是采用（）的形式，以便能够用几何上相邻的关系表示逻辑上的相邻。

答案:循环码12.已知逻辑电路如图所示，分析该电路的逻辑功能：答案:13.引起组合逻辑电路中竟争与冒险的原因是答案:电路延时14.已知某电路的真值表如下，该电路的逻辑表达式为答案:Y=AB+C15.八选一数据选择器74151组成的电路如图所示，则输出函数为答案:16. 7４153是四选一数据选择器，电路如下。

则Ｙ的表达式是答案:17.以下电路中常用于总线应用的有答案:三态门18.若F（A，B，C）=∑m（1，3，4，7），以下叙述正确的是：答案:F的反函数是∑m（0，2，5，6）19.可以直接实现线与的器件答案:集电极开路门20.三变量逻辑函数F(A,B,C)= A+BC，以ABC为顺序组成最小项表示中不含下列哪项答案:m1m2m0。

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8. 如图所示电路，若输入CP 脉冲的频率为100KHZ ，则输出Q 的频率为_____D_____。

A ． 500KHz
B ．200KHz
C ． 100KHz
D ．50KHz
13.给36个字符编码，至少需要____6______位二进制数。

19.T 触发器的特性方程是___n n Q T Q ⊕=+1_____,当T=1时,特性方程为___n n Q Q =+1_____,这时触发器可以用来作___2分频器_____。

20．构造一个十进制的异步加法计数器，需要多少个 __4____触发器。

计数器的进位Cy 的频率与计数器时钟脉冲CP 的频率之间的关系是____1﹕10_________。

21．（本题满分6分）用卡诺图化简下列逻辑函数 ∑
=)15,14,13,12,10,9,8,2,1,0(),,,(m D C B A F
解：画出逻辑函数F 的卡诺图。

得到
D B D A C B C A AB F ++++=
22．（本题满分8分）电路如图所示，D 触发器是正边沿触发器，图中给出了时钟CP 及输入K 的波形。

（1）试写出电路次态输出1+n Q 逻辑表达式。

（2）画出Q Q ,的波形。

由出真值表写出逻辑函数表达式，并化简
)(B A C C A C B A BC A C B A C B A F ⊕+=++
+= 画出逻辑电路图
四、综合应用题（每小题10分，共20分）
25．3-8译码器74LS138逻辑符号如图所示，S1、2S 、3S 为使能控制端。

试用两片74LS138构成一个4-16译码器。

要求画出连接图说明设计方案。

装
订
解:
26．下图是由三个D 触发器构成的寄存器，试问它是完成什么功能的寄存器？设它初始状态Q 2 Q 1 Q 0 =110，在加入1个CP 脉冲后，Q 2 Q 1 Q 0等于多少？此后再加入一个CP 脉冲后，Q 2 Q 1 Q 0等于多少？
解: 时钟方程 CP CP CP CP ===210 激励方程
n Q D 20= ，n
Q D 01=，n Q D 12= 状态方程
n n Q D Q 2010==+，n n Q D Q 0111==+，n n Q D Q 121
2
==+ 状态表
画出状态图。