高速信号抖动容限测试技术
Pre-Emphasis BitAlyzer • 基本的误码仪和示 • 配合BERTScope 码型发生器使用 波器 • 最低码速率100K， • 提高输出加重以克 服通道损耗 适合于卫通应用 • Rx端容限中使用 Linear Equalizator • 复杂线性均衡 • 信道模拟
1.5G/1.6G
高速信号抖动容限测试技术
目录
通信系统与误码率 误码率测试原理 误码率分析工具带来的启示 抖动容限测试的意义 泰克误码率分析仪BERTScope产品系列
通信系统与误码率
信源
CRC校验 信道编码
交织
误码测试的原理
误码率测试中存在的问题
信源编码与解码 基带通信 载波调制与解调 信道编码与解码 射频传输与接收 误码控制要求，CRC与FEC
预测系统未来变化趋势
BER等高线
Beyond the BERT...
使用BERTScope深入分析误码率事件
Jitter 1
Horizontal slice Bertscan, d-d, ber bathtub Eye width at 1012 BER level
2 3 BER Contour Eye Height
误码率分析工具带来的启示 – 误码定位
如果是数字调制呢？
误码率分析工具带来的启示 – 误码率带状图
误码率分析工具带来的启示 – 无误码间隔图 （Error Free Interval）
将busrt中的最小无误码长度 设为1，实际观察的就是连续 出现误码的统计 如果连续出现的误码不相关？ 判定连续误码的相关，找到系 统问题 1500 bit的前向纠错 突发长度统计中基本都是 1500bit的倍数 FEC算法出现问题
扩频时钟(SSC) 可靠和锁定带SSC的信号 测量SSC波形
PLL Testing with CRU
25
13-DEC-2013
BERTScope系列产品概览
Clock Recovery BERTScope • 配合BERT和示波 • 主要产品BSA系列 器使用 • BERT和示波器的结 合，基于BER的分析、• 抖动频率测量 • SSC测试 测试平台 • 主要应用于高速串行 和通信的芯片、系统 测试 • 可单独作为信号源使 用 28.6G 26G 17.5G 17.5G 12.5G 12.5G 8.5G
PCIE GEN1,2,3
SATA I,II,III USB3 Display Port XFP/XFI 10GBase-KR Optical Serial Bus...
Test for compliance
Use Search mode to find device limits
Integrated Solution
BERTScope
PatternPro
PPG4001 40 Gb/s Pattern Generator
X
X X
X X X
03/2014 ©Tektronix 65W-28713-3
27
Байду номын сангаас
Vertical slice
Eye height at 1012 BER level
Beyond the BERT...
使用BERTScope深入分析误码率事件
规范要求的接口一致性验证
模板测试
看到BER Contour之后，可以进行Mask测试，看看是否满足一定误码率 前提下的Mask要求。 如果BER Contour压到Mask的话，可以通过将设置BERTScope的 sampler到压点的位置上，进而深入分析误码出现的规律。
BERTScope时钟恢复仪
1
Jitter Spectrum 集成抖动测量 抖动频率范围200Hz 到90 MHz 数据率1.2 到11.2 Gb/s
2
4
从闭合的眼图中恢复时钟 在时钟路径上集成了均衡 无分接的高灵敏度模块
3
灵活的校准的环路带宽和 peaking 针对USB3.0抖动传输函数 提供高带宽的loop bandwidth
12.5G 32G
A Full Range of BERT Testers from Tektronix Summary
BERTScope Series PatternPro Series
BSA286C 28.6Gb/s. 1-channel Bit Error Rate Tester
抖动容限测试的意义
接收机时钟恢复
锁相环的结构
关于时钟恢复（锁相环）的考虑
19
TPI4000 Series Overview
环路带宽其他特性的影响
20
其他特性的影响，如SSC
21
接收机抖动容限测试的意义
22
TPI4000 Series Overview
Stressed Eye
自动化Jitter Tolerance一致性测试方案
BA1600 1.6Gb/s. 1-channel Bit Error Rate Tester
PED3202 40 Gb/s, 2-channel Error Detector
PPG3204 32 Gb/s, 4-channel Pattern Generator
Application/Usage Single Channel BERT <28.6Gb/s >28.6Gb/s Multi-channel BERT/PG/ED Built-in Analysis Integrated Compliance Testing Separate PG or ED
误码率分析工具带来的启示 – 突发长度与无误码间隔图
无误码间隔出现在1500，3000， 4500，由此可以判定误码应该 是系统性问题
误码率分析工具带来的启示 – 误块率
误码率分析工具带来的启示 – 2D误码率显示
误码率分析工具带来的启示 – FEC模拟
定位抖动来源
抖动分离-RJ/DJ
基于直接数字合成技术的高速串行信号接收端容限测试新方法
般的数字信号 源能 够对 比较单一 公式或者算 法去任意定义 。
升时间 ， 均可以通过泰克的Ｓ ｒ ｌ ｐ ｅｓ ｅｉ Ｘ ｒｓ ａ
的规 律性变化的数字信号进行模拟 ，如
直接合成信号源除 了能够 合成含任 软件方便快捷的进行定义 ，并可以实时
信号中含有随机噪声 ，或者信号 的抖 动 何抖动规律 或者噪声的信号 ，建立随机 模拟实现效果 ，如 图 ３ 所示。 以单一的正弦规 律或 者三角波规律 变化 抖 动和确定性 抖动 的影 响模 型 ， 以定量 对于去加重信号的直接合成方法完
技术正在 改变这一切 ， 接合成工具 可 成一 个 测 试信 号 ，拥有 所 需 的全 部 时 在相对 宽的频率范 围内 ，而降低频谱 的 直
Ｓ（ 。 以帮助设计人 员创建现实程度更高 的信 序 、幅度和失真 特点 ，而不是像一 般的 尖峰值 ，一般称为 Ｓ Ｃ 扩 频时钟）
号 ，并 极 大 地 减 少 复 杂 的 测 试 设 置 和 多 数字信号 源那…
一
维普资讯
专题特写：高速串行数据测试
传 统数 字信 号源 对串行信 号特性 进行模 以定义任 何波形 ，这些样点可 以从示波
拟 的方 法
一
对于合成信号的速率 、抖动注入的
器 采 集 的 实 际 波 形 中 获 得 ，也 可 以 采 用 频 率 和 幅 度 、噪 声 的 幅 度 以 及 信 号 的 上
改善接收机 串行信号完 全 由简单 的二 进制数 ｌ 实际工作环境中高速串行信号的模拟特性 偿传输线对高频分量的衰减 ，
和０ 组成 。为什 么要 使用直接数 字合成
由于传输介 质的衰减 以及反射会导 输入上的信号保真度。 但必须在设计阶段
在调 模拟波形来表 示数字数据呢 ？这是 因为 致信号 不同程度 的劣化 ，具体 表现为抖 全面评估串行设备对去加重的响应 。 调节去加 在数字信号 中隐含 的是 模拟事件 。书本 动 的增 大 ，信号 幅度 的衰 减等 。在实 际 试过程中可 以根据实际的情况 ， 上理想的数 字信号的零上升时 间和完美 工作环境 中 ，随着信号速 率的提高 ，传 重的比例以获得最好的传输效果。
一种高速SERDES抖动容限的高效仿真验证方法
一种高速SERDES抖动容限的高效仿真验证方法邵刚;田泽;李世杰;吕俊盛【摘要】文中针对高速SERDES总线接收端的验证提出了一种抖动容限验证方法,有效降低了流片风险。
由于受温度、布线、信道寄生的影响较大,高速SERDES需要保证在恶劣信道,尤其是大的抖动干扰时仍能稳定工作,设计阶段对接收电路抗抖动特性的评估是一个复杂的验证过程,鲜有报道。
文中基于对PCIE,SRIO,FC等信道和协议的研究,提出一种快速高效的RX端抖动容限的验证评估方法。
经验证采用该模型能方便准确地评估RX的特性,经电路流片后,实际测试表明,采用该方法评估的抖动容限结果与测试结果精确符合,可在设计阶段显著优化RX的性能,并大幅降低流片的风险。
%Aiming at high speed SERDES bus validation at the receiving end,put forward a jitter tolerance verification method,effectively reducing the risk of a flow chip. For many factor can affect SERDES,such as temperature,wiring and the parasitic of channel,it needs to work stably in many cases,the assessment of jitter characteristics for the receiving circuit in design phase is a complex validation process, with few reports. Based on the protocol of PCIE,SRIO and FC,a fast and efficient verification and evaluation method is proposed for RX end jitter tolerance. The model proposed in this method can accurately assess the convenient characteristics of RX. The test result indicates that the jitter tolerance evaluated by the model can tally with the test resultsaccurately,significantly optimizing the performance of RX in design stage and reducing the risk of flow chip largely.【期刊名称】《计算机技术与发展》【年(卷),期】2015(000)007【总页数】4页(P217-220)【关键词】SERDES;抖动容限;验证;CDR;时钟恢复电路【作者】邵刚;田泽;李世杰;吕俊盛【作者单位】中航工业西安航空计算技术研究所，陕西西安 710065;中航工业西安航空计算技术研究所，陕西西安 710065;中航工业西安航空计算技术研究所，陕西西安 710065;中航工业西安航空计算技术研究所，陕西西安 710065【正文语种】中文【中图分类】tP301高速数据通路是计算机通信的基础，制约着计算机和其他通信系统的I/O处理能力，而高速SERDES接口芯片的研究是其中非常重要的部分。
Agilent USB3.0物理层测试方案
USB3.0物理层测试方案一、 USB3.0简介USB的规范最早由USB协会（USB-IF）在1996年推出，经过10多年的发展，已经成为PC及其外设上应用最为成功的接口。
USB1.0的速度不够时，USB协会在2000年推出了USB2.0标准。
目前普遍应用的是USB2.0的规范，USB 2.0 的最高速率指标定义是480Mbps，但实际上因各种限制因素，真实的数据吞吐速率不超过 35MB/s。
现在移动硬盘、高清视频等的应用中需要传输的数据量越来越大，文件的尺寸越来越大，存储或传输的时间也相应变长。
与此同时，SATA、HDMI、Displayport等也以其高传输数据速率的优势在抢夺一部分传统USB的市场。
因此，为了满足高速数据传输的要求，USB协会在2008年底正式发布了USB3.0的规范。
目前USB3.0的测试规范正在制定过程中，预计在2010年3月份左右会正式发布。
USB3.0是双总线架构，在USB2.0的基础上增加了超高速（Super Speed)总线部分。
超高速总线的信号速率达到5Gbps，采用ANSI 8b/10b编码，全双工方式工作，最大支持的电缆长度达3米。
具体来说，USB3.0是在原有USB2.0的4根线（Vbus、Gnd、D＋、D－）基础上另外增加了4根线，这样USB3.0的接口上就总共有8根线。
原来的4根完全兼容原来的USB2.0设备；增加的这四根线采用全双工作模式，一对线负责发送，另一对线负责接收，可实现5Gbps的数据速率。
下图是典型的USB3.0的总线架构。
USB3.0速率提高10倍左右，对测试验证工作带来了挑战，因为5Gbps信号的设计已经进入了射频微波领域，对于测试仪器的功能和性能要求也和传统的USB2.0测试不太一样。
USB3.0的电气性能测试分为发送信号测试、接收容限测试以及电缆/连接器的测试，下面分别介绍。
二、 USB3.0的发送信号测试在进行发送端测试时，要求测试对象发出特定的测试码型，实时示波器对该码型进行眼图分析，测量信号的幅度、抖动、平均数据率及上升∕下降时间。
HDMI原理及测试方法
13
2009-9-21
高速信号完整性工程师培训课程
HEAC-HDMI Ethernet and Audio Return Channel
14
2009-9-21
高速信号完整性工程师培训课程
高速串行信号的一致性测试的要求
•
Harmonic dB
HDMI 1.3/1.4实际最高Data Rate=2.97Gbps, HDMI 1.2实际最高Data Rate=1.485Gbps • 对于HDMI 2.97Gbps,由于其是非归零码，基频为 2.97/2=1.485GHz,5次谐波为1.485*5=7.425GHz 规范推荐使用8Ghz示波器进行测试。 • 对于HDMI 1.485Gbps,5次谐波为3.7GHz • 规范推荐使用4Ghz示波器进行测试。
12 2009-9-21 高速信号完整性工HEAC 定义的信号
•
低幅度的以太网信号
– – – – 只有200mVp-p 相对于 1Vp-p 的普通以太网信号 差分200mVp-p 除了幅度以外，完全遵循以太网标准 125Mbps的 数据传输率
•
双向的以太网传输
– 支持发送和接收数据流 – 在收发器中内嵌混合堆叠电路
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2009-9-21
高速信号完整性工程师培训课程
TMDS Data与Clock的关系
• •
在每个TMDS时钟周期上发送10个数据位 TMDS 数据速率可以提高到340Mpps
– 数据速率理论上可以高达 1.65Gbps(1.2)，在实际应用中的最高速率是 1920*1080P/50Hz/24bit下是1.485Gbps – 数据速率可以高达 3.4Gbps(1.3),在实际应用中的最高速率是 1920*1080P/50Hz/48bit下是2.97Gbps – 在HDMI 1.4规范中实际应用的数据速率同样是2.97Gbps 4096*2160/24Hz/24bit
抖动测试方法
抖动测试方法
在2.5G设备开局时，经常需要测试设备的抖动指标。
一个信号由于系统的时钟、芯片的门限等的影响，因此引起了输出数据的前后移动，当前后移抖动的频率大于10HZ时，我们就认为，这一种现象是一种抖动，抖动不能很大，否则会对下游站产生很不利的影响。
抖动指标包括有：光口输入抖动容限、电口输入抖动容限、光口输出抖动、电口输出抖动、结合抖动、映射抖动。
具体测试方法如下：
光口输入抖动容限：
如上图连接，电口环回。
配置线路到支路业务，在SDH分析仪上设置该业务所用时隙，进行测试。
电口输入抖动容限：
如上图连接，光发电收。
配置线路到支路业务，在SDH分析仪上设置该业务所用时隙，进行测试。
光口输出抖动：
如上图连接，电口环回。
配置线路到支路业务，在SDH分析仪上设置该业务所用时隙，进行测试。
电口输出抖动：
如上图连接，光口环回。
配置线路到支路业务，在SDH分析仪上设置该业务所用时隙，进行测试。
映射抖动、结合抖动：
如上图连接，电发光收。
配置线路到支路业务，在SDH分析仪上设置该业务所用时隙，进行测试。
2M端口的抖动测试
四、2M 端口的抖动容限测试
1 指标含义
一个信号由于系统的时钟、芯片的门限等的影响，因此引起了输出数据的前后移动，当前后移动的频率大于10HZ 时，我们就认为，这一种现象是一种抖动，抖动不能很大，否则会对下游站产生很不利的影响。
频率偏差的最大值称为抖动峰－峰值，用它来衡量抖动大小，单位为UI ，表示单位时隙。
它在数值上等于传输速率的倒数。
2 测试仪表
SDH/PDH 传输分析仪、SDH 待测设备、2M 线缆
3 测试框图
4 测试步骤
1)、按[其它]键，设置“耦合”方式。
2)、按[发送]键，进入PDH 发射部分的设置菜单。
用方向键和软键设置信号速率、帧结构和图形。
3)、用软键进入抖动设置菜单。
4)、按[开始/结束]键，进行抖动容限的扫描测量。
按[结果]键，再用方向键和软键显示在抖动容限下的误码和设备抖动转移特性。
5)、如不在被测设备的入口人为地插入抖动，则可进行被测设备的输出抖动测量。
注意事项
测外接设备的抖动需要加滤波，传输分析仪本身自环不需要加滤波。
1)输出抖动幅度
当系统无输入抖动时，输出口的信号抖动称为输出抖动。
在本试验中，用带通滤波器(F1-F4)对2M 支路的输出进行测试，输出抖动幅度不应超过：0.75UI(数字段)，1.5UI(全程)。
2)输入抖动容限
SDH分析仪 发射 SDH分析仪 接收 发送接收接收发送
12环回SDH1SDH2
A 0
A 1
A 2F 0F1F2F3F4f 0J p-p /UI
斜率20dB/10倍频程。
高速信号完整性工程师培训认证课程-Displayport
Flying Lead Probe
• • • • •
支持DisplayPort 线宽 – X1, X2, X4 热插拔监测 全辅助通道解码 支持泰克逻辑分析仪 实时滤波简化综合测量
Interposer Probe
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2011/1/21
Tektronix Innovation Forum 2009
Tektronix 反汇编汇编
2011/1/21
Tektronix Innovation Forum 2009
辅钟 (Manchester II 编码)
– 链接速率: 1 Mbps
• 源端是主 接收端是从 • 时间通知热插拔检测 (HPD)
– DisplayPort 数据构造 (DPCD) 记录
简化最新的 DisplayPort 一致性测试
- Tektronix DisplayPort 1.1 测试方案
日程
• 简介 • 源端测试
• 接收端测试
• 线缆测试 • 协议分析
• 概要
• 额外资源
2
2011/1/21
Tektronix Innovation Forum 2009
简介
•
• •
DisplayPort 是一个新的数字显示标准接 口
辅助通道观测
主链接观测
FuturePlus Systems
27 2011/1/21
Tektronix Innovation Forum 2009
Tektronix 带来专业的 DisplayPort 测试
Tektronix DisplayPort 一致性测试
•
ET-DP-TPA-P (Plug Fixture)
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信号完整性分析基础系列之十——理解串行数据测试中的总体抖动算法
在高速串行数据的测试中，抖动的测试非常重要。
在串行数据的抖动测试中，抖动定义为信号的边沿与其参考时钟之间的偏差。
对于抖动测量值的量化，通常有抖动的峰峰值和有效值这两个参数。
不过，抖动的峰峰值随着测量时间的增加，测量值不断变大，不能将抖动值与误码率直接联系起来，所以对于抖动测试，抖动的峰峰值并不是一个理想的指标来很衡量器件和系统的性能。
总体抖动（Total Jitter，简称Tj）为某误码率（Bit Error Ratio，简称BER）下抖动的峰峰值，在很多串行数据的规范中通常需要测量误码率为10e-12的Tj，简写为Tj@BER=10e-12。
对于BER小于10e-8的Tj的测量，通常只有误码率测试仪BERT可以直接测量到。
对于示波器，假设该高速信号为2.5Gbps的PCIe，单个bit的时长为Unit interval = 400ps，假设示波器采样率为20G采样率，则1个bit上包括了400ps/50ps = 8个采样点，一次分析1M个bit需要8M的存储深度，如果要测量10个比特的抖动，需要让示波器在8M的存储深度下扫描100次，由于示波器在8Mpts时计算抖动已经很耗时，重复100次的测试时间会非常长。
所以示波器测量小于10e-12的误码率时的总体抖动必须通过某些算法来估算Tj。
图1：TIE抖动图示与抖动概率密度函数（PDF）基于示波器求解抖动的算法通常在三个领域观察和分析，即时域、频域、统计域。
比如TIE track即为TIE抖动在时域的函数；在频域分析抖动的频谱，可以计算周期性抖动Pj和随机抖动Rj；TIE直方图、Tj的概率密度函数（Probability Density Function，简称PDF）是在统计域来分析抖动。
对于总体抖动的计算，通常从统计域分析，即分析抖动的直方图、概率密度函数PDF和累计分布函数（Cumulative Distribution Function，简称CDF）。
抖动产生及测试
抖动产生及测试一、信号完整性测试手段抖动测试、波形测试、眼图测试，是三种常用的信号完整性测试。
1.抖动测试：抖动测试现在越来越受到重视，因为专用的抖动测试仪器，比如TIA(时间间隔分析仪)、SIA3000，价格非常昂贵，使用得比较少。
使用得最多是示波器加上软件处理，如TEK 的TDSJIT3 软件。
通过软件处理，分离出各个分量，比如RJ 和DJ，以及DJ 中的各个分量。
对于这种测试，选择的示波器，长存储和高速采样是必要条件，比如2M 以上的存储器，20GSa/s 的采样速率。
不过目前抖动测试，各个公司的解决方案得到结果还有相当差异，还没有哪个是权威或者行业标准。
2.波形测试首先是要求主机和探头一起组成的带宽要足够。
基本上测试系统的带宽是测试信号带宽的3 倍以上就可以了。
实际使用中，有一些工程师随便找一些探头就去测试，甚至是A 公司的探头插到B 公司的示波器去，这种测试很难得到准确的结果。
波形测试是信号完整性测试中最常用的手段，一般是使用示波器进行，主要测试波形幅度、边沿和毛刺等，通过测试波形的参数，可以看出幅度、边沿时间等是否满足器件接口电平的要求，有没有存在信号毛刺等。
由于示波器是极为通用的仪器，几乎所有的硬件工程师都会使用，但并不表示大家都使用得好。
波形测试也要遵循一些要求，才能够得到准确的信号。
其次要注重细节。
比如测试点通常选择放在接收器件的管脚，如果条件限制放不到上面去的，比如BGA封装的器件，可以放到最靠近管脚的PCB 走线上或者过孔上面。
距离接收器件管脚过远，因为信号反射，可能会导致测试结果和实际信号差异比较大;探头的地线尽量选择短地线等。
最后，需要注意一下匹配。
这个主要是针对使用同轴电缆去测试的情况，同轴直接接到示波器上去，负载通常是50 欧姆，并且是直流耦合，而对于某些电路，需要直流偏置，直接将测试系统接入时会影响电路工作状态，从而测试不到正常的波形。
3.眼图测试眼图测试是常用的测试手段，特别是对于有规范要求的接口，比如E1/T1、USB、10/100BASE-T，还有光接口等。
高速SerDes抖动成因及其测试方法分析
７ ０７ ） １０ ７ （ 西安航 空计算技 术研 究所 ，西安
摘 要 ：高速 Ｓｒ ｓ（Ｅ Ａｌｅ／ Ｓｒｌｅ） 备 在 高速 芯 片 ＩＯ 接 口互联 上 已经 占有统 治性地 位 。然 而随 着 串行 ｅ Ｄｅ ＳＲ ａｚｒ ｉ ＤＥ ｅ ａｚｒ 设 ｉｉ ／ 链 路 速率 不 断提 高 ， 随之 而 来的抖 动等 因素 对 高速 Ｓｒ ｓ 品 率构成 极大威 胁 。本 文首先 对 Ｓｒ ｓ ｅ Ｄｅ成 ｅ Ｄｅ 的结构 进行介 绍 ， 然后 对高速 Ｓｒ ｅ 中信号抖动进行定性分析 ， ｅＤ ｓ 最后提 出了几种重要的 Ｓｒ ｓ ｅ Ｄｅ 测试方法 ， 对高速 Ｓｒｅ 的测试具有一定参考价值。 ｅ ｓ ｄ