51单片机CPLD综合开发板完整电路图
基于CPLD的数字电压表设计
基于CPLD的数字电压表设计作者：陈世夏,纪明霞,戚甫峰来源：《现代电子技术》2010年第11期摘要:双积分型ADC具有转换精度高,速度慢的特点,因而被广泛应用于高精度数字仪器仪表中。
该设计的主要创新点是以可编程器件(CPLD)为核心,采用积分电路、检零比较器等组成16位ADC,控制部分采用51单片机,能实现自动量程转换。
由于采用了CPLD技术,减少了外界干扰和所占空间,而且大大提高了系统的响应时间,提高了数字电压表的性能。
关键词:CPLD; 数字电压表; 积分电路; OP07中图分类号:TP216 文献标识码:A文章编号:1004-373X(2010)11-0164-03Desing of Digital Voltmeter Based on CPLDCHEN Shi-xia, JI Ming-xia, QI Fu-feng(Qingdao Branch, Navy Aeronautical Engineering Academy, Qingdao 266041, China)Abstract: Since the double integral type of ADC takes on the characteristics of high conversion accuracy and slow speedt, it is widely used in the high-precision digital instruments. The double integral electro circuit, zero-checking comparator and FPGA are adopted in the design to makeup the 16 bit ADC. AT80C51 single chip computer is used in the control section, which is also able to compare zero automatically and carry the transform of capacity rules. Because the interferes from outside and the space occupied by electro circuits are reduced through the employment of FPGA technology, the system response time and the performance of digital voltmeter are improved enormously.Keywords: CPLD; digital voltmeter; integral circuit; OP07设计了基于CPLD的数字电压表,采用CPLD器件作为核心处理电路,用单片机进行控制,能较好地减小外界干扰,提高分辨率。
51单片机开发板原理图
2
3
4
5
6
7
8
U1 h 3 5 10 1 2 4 7 11 P0.7 P0.6 P0.5 P0.4 P0.3 P0.2 P0.1 P0.0
+5
CON1 2 4 6 8 10 ISP 1 3 5 7 9 MOSI RESET SCK MISO
g f e d c b a 1 2 3 4
RXD_RF TXD_RF
+5
R22 510 R23 510 R21 510 R17 510 R18 510 R19 510 R20 510 R24 510
单片机小系统部分 包括： 包括：晶振， 晶振，复位， 复位，P0口接上接电阻 P1 口接LED 口接LED显示 LED 显示 用STC 用STC12 STC 12C 12C5A60S 60S2 可作为AD 可作为AD输入口 AD输入口
四位级连共阳数码
A
ISP 下载接口 功能: 功能:给AT89 AT89S 89S系列 单片机下载程序
1 2 3 4 5 6 7
无无无无无口
U4 U8 GND D+ DVCC USB 4 3 2 1 TXD_USB RXD_USB 1 2 3 4 5 6 7 8 C10 20P GND VCC TXD R232 RXD RTS V3 DTR UD+ DCD UDRI XI DSR XO CTS Ch340G 16 15 14 13 12 11 10 9
C3 H4 P0口口口 1 2 3 4 5 6 7 8 H8 +5 +5 P3.4 1 2 3 Header 3 1 2 3 Header 3 +5 P2.4 1 2 3 Header 3 1 2 3 Header 3 +5 P2.5 1 2 3 HeaderS6 3 1 2 3 Header 3 20P C5 0.1uF R11 10K 20P P0.0 P0.1 P0.2 P0.3 P0.4 P0.5 P0.6 P0.7 JP1 1 3 5 7 9 11 13 15 2 4 6 8 10 12 14 16 P1.0 P1.1 P1.2 P1.3 P1.4 MOSI MISO SCK P3.3 P3.2 P3.1 P3.0 1 2 3 4 5 6 7 8 13 12 11 10 RESET 9 U7 P1.0 P1.1 P1.2 P1.3 P1.4 P1.5(MOSI) P1.6(MISO) P1.7(SCK) P3.3(INT1) P3.2(INT0) (TXD)P3.1 (RXD)P3.0 RST VCC EA/VPP (AD0)P0.0 (AD1)P0.1 (AD2)P0.2 (AD3)P0.3 (AD4)P0.4 (AD5)P0.5 (AD6)P0.6 (AD7)P0.7 P3.4(T0) P3.5(T1) P3.6(WR) P3.7(RD) ALE/PROG PSEN (A8)P2.0 (A9)P2.1 (A10)P2.2 (A11)P2.3 (A12)P2.4 (A13)P2.5 (A14)P2.6 (A15)P2.7 40 31 39 38 37 36 35 34 33 32 14 15 16 17 30 29 21 22 23 24 25 26 27 28 0.1uF +5 4.7K排排 P0.0 P0.1 P0.2 P0.3 P0.4 P0.5 P0.6 P0.7 P3.4 P3.5 P3.6 P3.7 P2.0 P2.1 P2.2 P2.3 P2.4 P2.5 P2.6 P2.7 1 2 3 4 5 6 7 8 9 Header 9 C
51单片机开发板原理图
J12 AIN0 R28 470R J4 1 2 3 4 5 6 1 2 3 4 8 7 6 5 4 3 2 1
11 7 4 2 1 10 5 3
dp
RJ5 502
VCC
VCC *
15 14 13 12 11 10 9 7
OSEG1 OSEG2 OSEG3 OSEG4 OSEG5 OSEG6 OSEG7 OSEG8
ISP 1 3 5 7 9 2 4 6 8 10
VCC GND
RST P15 P16 P17
GND RCLK VCC SCLK MOSIO
13 12 10 11 14
U4 OE RCLK SRCLR SRCLK SER VCC QA QB QC QD QE QF QG QH QH'
16 15 1 2 3 4 5 6 7 9
U8 GND QH QH SER CLK SH/LD H G F E D C B A
GND SN74HC595D
470R
DS1 CLK JP1
2
LCDE RD WR P24 P23 P22 SDA SCL
P16 D1
P17 D2
JP7 USBM D1 D2 + USB
74165PL1 15
PR5 VCC P00 P01 P02 P03 P04 P05 P06 P07 1 2 3 4 5 6 7 8 9
PR3 9 8 7 6 5 4 3 2 1 A103J VCC P16 P17 P32/CS1 P33/CS2 P34 P35 P36 P37 VCC 1 2 3 4 5 6 7 8
VCC CLK INH 74LS165
D8 D7
R8 R7
D6 D5
R6 R5
CPLD扩展MCS-51单片机I／O接口的应用研究
２ 设计要 求
设计任 务：要检 测或 执行的系 统 的外 围 Ｉ ／ ｏ 状态较 多 ，而 ＭＣ 一 １ 片机 的 Ｉ 接 口不足 。 Ｓ５ 单 ／ Ｏ
器 什 选 择 ： Ａｌｒ 公 司 ｔａ ｅ ＭＡ ０ ０ 系 列 Ｘ７ ０
标准 的数字 电路硬件 描述语 言 。而 Ｖ ｒｏ ｅｉｇ语言 ｌ 是一种 很接近 Ｃ语 言 的数 字 电路硬件 描述 语言 ， 只 要有 一些数字 电路和 Ｃ 语言 基础 ，就很容 易
掌握。 本文 介绍采 刖 Ｖ ｒｏ 言来扩 展 ＭＣ ． ｌ ｅｉ ｇ语 ｌ Ｓ５ 单 片机接 口的一种 方法 。
ＭＡＸ １８ （／ 引脚数 １０ 。 ７ ２Ｓ Ｉ ０ Ｏ）
Ａｌｒ 可 编程器件 有很 多优 点：高性能 ，采 ｔａ ｅ
用Ｃ ＯＭＳ技 术 ，具有低功 耗和 高速度 ；高密度
逻辑 集成 ， ｔｒ 器 ： 从 ３ ０门到 １０万 ｒ ， Ａｌ ａ ｅ 密度 ０ ０ Ｊ
使 传统 的 “自下 而上 ”的设计方法 ，变为一种 新 的 “自顶 向下 ”的 设计 方 法 。ＣＰ Ｄ 采 刖 了 Ｌ ＥＣ ２ ＭＯＳ工艺 制作 。相 比于 Ｅ Ｌ 增 加 内部 连 ＰＤ
摘
要
ＣＬ Ｐ Ｄ是一种复杂可编程序逻辑 器件 ，广泛应用于 大规模 集成 电路的 系统设计 中。利用 Ｘ Ｘ Ａ
Ｐ Ｕ 集成 环 境 ， 可 以很 方 便 地 进 行硬 件 描 述语 言 的程 序 编 辑 Ｌ ＳＩ Ｉ
关键词
可编程逻辑器件 硬件描述语 言 单 片机 Ｉ０ 口 ／接
０ 前 言 Ｃ Ｌ 是 具 备在 系统 可编 能 力 的复杂 可 ＰＤ
能集成 现有 的逻 辑器 件 ；开发 周期 短。快速 、直
基于CPLD的单片机接口设计
基于ＣＰＬＤ的单片机接口设计作者：田开坤徐海霞来源：《现代电子技术》2008年第02期摘要：现在分离元件在很多电路设计中还在普遍使用，完成逻辑转换、地址译码、数据锁存等任务，在PLD技术相当成熟的今天，采用PLD代替传统分离元器件，将会极大地减小PCB尺寸，节约成本。
对CPLD器件和开发工具进行研究，提出一种单片机与CPLD总线接口方案。
运用该方案设计单片机系统实现A/D，D/A，LCD等多种外设的接口，电路简洁，并给出CPLD电路设计方案，总体电路原理图和关键程序代码。
关键词：CPLD；分离元件；PLD；中图分类号：TP331.1 文献标识码：B 文章编号：1004-373X(2008)02-034-TIAN Kaikun，(Electrician and Electronics Experiment Center,Hubei NormalAbstract：Many circuit design still use separative components in nowadays,completes the logic to transform,the address decoding,the data lock saves and so on.Today the PLD technology has become more and more mature,using the PLD technology instead of tradational separative components not only reduce the PCB size,but also save the cost.This paper researches CPLD devices and the reference tools,proposes a bus interface between single chip computer and CPLD.The single chip computer system contain A/D,D/A,LCD and something else,adopting this way,making the circuit more easy and clear.This paper also gives CPLD circuit design scheme,circuit theory graphic and theKeywords：CPLD;separative c1 引言随着PLD（可编程器件）技术的成熟，应用越来越广泛。
德飞莱开发板LY-51S V2.33电路图
S10
S13
S16
J26 1 2 3 4 5 6 7 8
SW-PB K6 SW-PB K7 SW-PB K8 SW-PB
LED LED9 R26 10K SCL SDA
RED
VCC R27 10K R28 390
J56 1 2 3 4 5 6 CON5 DTR TXD RXD VCCIN
C32 104
S6
S9
S12
S15 J24 1 2 3 4 5 6 7 8 CON8 J25 1 CON1
母口
J18 TXD 1 3 5 2 4 6 RXD
CON3X2
DB9 J21
D1 IN4148
D2 IN4148
D3 IN4148
D4 IN4148
CON8
ADJ
串口通讯
1 6 2 7 3 8 4 9 5
S7
U12A 1 U12B 3 U12C 5 6 U12D 9 U12E 11 U12F 13 CD4069 12 10 8 4 J6 1 2 3 4 5 6 7 8 CON8 3 VCC 8 C29 104 R1-R8 510 DS3 DPY_7-SEG_DP_2 DPY a a b c f b g d e e c d f dp g dp C C 2
8位共阴数码管
LG3641 DS1 DPY DPY a a a a b b c f c f b b g g d d e e c d f dp g dp com 12 e e c d f dp g dp com DPY a a b c f b g d e e c d f dp g dp com DPY a a b c f b g d e e c d f dp g dp com PDS1 11 PDS2 7 PDS3 4 PDS4 2 PDS5 1 PDS6 10 PDS7 5 PDS8 3 LG3641 DS2 DPY DPY a a a a b b c f c f b b g g d d e e c d f dp g dp com 12 e e c d f dp g dp com DPY a a b c f b g d e e c d f dp g dp com DPY a a b c f b g d e e c d f dp g dp com
C51单片机原理图
GND SW1/51 3 SW2/AVR
HEADER 5X2
四位共阴数码管
R1 1K GND
P2.7 P2.6 P2.5 P0.7 P0.6 P0.5 P0.4 P0.3 P0.2 P0.1 P0.0 P2.4 P2.3 P2.2
P2.7 12 12 9 8 6 9 8 6
D
GND VCC KT1/10K
IC8 位控制 A B C D E F G H P2.6 1 2 3 4 5 6 7 15
VCC
PR2 470-5.1K都可以
GND 1 2 3 4 1 3 5 7
8位LED发光管
P1.0 P1.1 P1.2 P1.3 P1.4 P1.5 P1.6 P1.7 NTC1 温度电阻 22P C8 X1 20 19 18 17 16 15 14 13 IO 11 10 9 8 7 6 5 4 3 2 1 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 LED1 红色 P2.7 P3.7 1 P3.6 2 P3.5 3 P3.4 4 P3.3 5 P3.2 6 TXD P3.1 7 RXD P3.0 8 STR P1.7 1 P1.6 2 P1.5 3 P1.4 4 P1.3 5 P1.2 6 P1.1 7 P1.0 8 VCC LED2 红色 LED3 黄色 P2.5 LED4 黄色 LED5 红色 P2.3 LED6 红色 LED7 绿色 P2.1 LED8 绿 1 2 3 R4 1K STR
A P5 2 1 SPEK RL1
标准AT ISP下载接口
P1.5 RESET P1.7 P1.6 VCC 1 2 1 3 5 7 9 2 4 6 8 10 VCC R5 10K
51单片机原理图
2.3 51单片机增强型学习系统各组成部份原理图及功能简介2.3.1 共阴极数码管动态扫描控制图2.2 51单片机增强型学习系统的四位共阴极数码管动态扫描硬件连接原理图AT89S51单片机P0口是一组8位漏极开路型双向I/O 口，也即地址/数据总线复用口。
作为输出口用时，每位能驱动8个TTL 逻辑门电路，对端口写“1”可作为高阻抗输入端用。
在访问外部数据存储器或程序存储器时，这组口线分时转换地址（低8位）和数据总线复用，在访问期间激活内部上拉电阻。
在Flash 编程时，P0口接收指令字节，而在程序校验时，输出指令字节，校验时，要求外接上接电阻。
AT89S51单片机P2口是一个带有内部上拉电阻的8位双向I/O 口，P2的输出缓冲级可驱动（吸收或输出电流）4个TTL 逻辑门电路。
对端口写“1”，通过内部的上拉电阻把端口拉到高电平，此时可作输入口，作输入口使用时，因为内部存在上拉电阻，某个引脚被外部信号拉低时会输出一个电流。
在访问外部程序存储器或16位地址的外部数据存储器（例如执行MOVX @DPTR 指令）时，P2口送出高8位地址数据。
在访问8位地址的外部数据存储器（如执行MOVX @Ri 指令）时，P2口线上的内容（也即特殊功能寄存器SFR 区中P2寄存器的内容），在整个访问期间不改变。
Flash 编程或校验时，P2亦接收高位地址和其它控制信号。
在上面的硬件连接原理图里，我们用到的是P0和P2口控制四位数码管显示的。
四位数码管显示的方式是动态扫描显示，动态扫描显示是单片机中应用最为广泛的一种显示方式之一。
其接口电路如上图是把所有显示器的8个笔划段a-h同名端连在一起由单51单片机增强型学习系统片机的P0.0~P0.7控制，而每一个数码管的公共极（阴极）是各自独立地受单片机P2.7~P2.4控制。
CPU向字段输出口P0口送出字形码时，所有数码管接收到相同的字形码，但究竟是那个数码管亮则取决于P2.7~P2.4的输入结果，所以我们就可以自行决定何时显示哪一位了。
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IO IO IO IO
40 Seg4 39 Seg3 37 Seg2 36 Seg1
IO IO IO IO IO IO IO IO
8 5 11 12 9 6 4 14
p g f e d c b a
IO IO IO IO IO IO
33 34 31 29 28 27
IO33 IO34 IO31 IO29 IO28 IO27
XTAL2 XTAL1
P2.0/A8 P2.1/A9 P2.2/A10 P2.3/A11 P2.4/A12 P2.5/A13 P2.6/A14
EA/VP P VCC
P0.0/AD0 P0.1/AD1 P0.2/AD2 P0.3/AD3 P0.4/AD4 P0.5/AD5 P0.6/AD6 P0.7/AD7
22.1184M VCC
VCC R103
35 44
20 21
RST 10 GND
PSEN 32
R472
P40 23 P41 34 P42 1 P43 12
uRxD uTxD
P30 11 P31 13 P32 14 P33 15 P34 16 P35 17
P10 2 P11 3 P12 4 P13 5 P14 6 P15 7 P16 8 P17 9
B
JTAG VCC
TMS 13 TCK 32 TDO 38 TDI 7
P20 24 P21 25 P22 26 P23 27 P24 28 P25 29 P26 30
C
PWR2.5
LM7805
1 IN
OUT 3
D4007
GND
VCC R472
2 VC C in
USB1
VBUS DD+
GND
1 UVCC 2 USB_D3 USB_D+ 4
Designator 12M, 22.1184M
ADin, DAout
BT1 C1, C2, C5, C6 C3 C4, C8, C9, C10, C11, C12, C13, C14, C15
C7
Footprint CY SIP5 LI1220B 0805 CAP1.0C
0805
CAP1.0+
D Connector 9
VCC CLOCK
DOUT CS
VCC 8 7 P17 6 P16 5 P15
DAout
D4148
D
R102
TLC5615
8 R102 7
6 5
VDD OUT REFIN GND
DIN SCLK
CS DOUT
1 2 3 4
P11 P12 P14
VCC VCC VCC VCC VCC VCC VCC C104 C104 C104 C104 C104 C104 C104
1 2 3
P10 P11 P12
P13
P14
P15
P16 P17
VCC
RP102x8
2
3 4
VCC
5 6
1
C
7
8Leabharlann 9LED2 LED3 LED4 LED5 LED6 LED7 LED8 LED9
ADin
C104
D4148 R102
D4148 VCC
TLC1549
1 2 3 4
REF+ IN REFGND
VCC P00 P01 P02 P03 P04 P05 P06 P07 ALE P27 P26 P25 P24 P23 P22 P21 P20
12 34 56 78 9 10 11 12 13 14 15 16 17 18 19 20 21 22
f(IO11) a(IO14) e(IO12) d(IO9) p(IO8) c(IO6) g(IO5) b(IO4) seg4(IO40)
P4.0 P4.1 P4.2/INT3 P4.3/INT2
P3.0/RxD P3.1/TxD P3.2/INT0 P3.3/INT1 P3.4/T0 P3.5/T1
P1.0/T2 P1.1/T2EX P1.2 P1.3 P1.4 P1.5 P1.6 P1.7
51MCU
STC89C5X(51 516) SST89E5x
15 3
LcdEn1 6 P20 4 P21 5 P0[0..7]
LCD_LIGHT LCD_RSET LCD_VEE LCD_E LCD_Vo LCD_RS LCD_RW LCD_CS1 LCD_CS2 LCD[7..14]
LCD_LIGHT LCD_Vo LCD_E LCD_RS LCD_RW LCD[7..14]
R500 R500
C22p C22p
74HC14 ATmega8\48\88
6 4 18 R472
VCC VCC AVCC
20 AREF
1 32
PD3 PD2
29 15 16 17
RESET PB3(MOSI) PB4(MISO) PB5(SCK)
7
23
24
12M
25 8
PB6(XTAL1) PC0 PC1 PC2 PB7(XTAL2)
PD1 (TXD)
PD0 (RXD) PC3 PC4 PC5
ADC6 ADC7
PB0 PB1 PB2 PD4 PD5 PD6 PD7
GND GND GND
31
30 D4148 26 27 28 19 22 12 13 14 2 9 10 11
21 5 3
22 VSS
1
2
32.768K
VCC
XTAL1 XTAL2
1
2
3
4
5
6
A B
Author:tiankaikun Email:tkaikun@ File:Mini51Bv4.3.sch Date:2009.07.19.
VCC IRM_R1 R472
VCC GND DQ
DS1302
P4.0 7 P4.1 5 P4.2 6
SCLK RST I/O
VCC2
DIO7.1-3.9x1.9
D3
DIO7.1-3.9x1.9
D4
DIO7.1-3.9x1.9
D5
DIO7.1-3.9x1.9
D6
DIO10.46-5.3x2.8
7SegLedX4
DISP1
DISP3
Header, 3-Pin, Right DS18B20 Angle
ET1, ET2, INT1,
INT2
Receptacle
Assembly, 9
CMP1
Position, Right Angle
DSUB1.385-2H9
D4148 D4148x2 4148 D4007 D4148 8LEDx4 Header 3H SW-PB IRM J JTAG CON3 X 2 PWR2.5 Beeper Ds18b20 Lcdbl Relay Relay L10uH
1
2
3
4
5
6
Comment CRYSTAL 4.7k X 4 3V C22p C10uF
C104
470uF
Description Crystal Isolated Resistor Network Multicell Battery Capacitor Capacitor
Capacitor
Polarized Capacitor (Radial)
15 23 35
3
42 30 22 10
VCC
a b c d e f g p
11 7 4 2 1
10 5 3
a b c d e f g p
10 9 TDI
87 65 43 21
TMS TDO TCK
Seg4 Seg3 Seg2 Seg1
12 9 8 6
s1 s2 s3 s4
A R102x8
VCC RP472x4
VCC
MCU Extend
CPLD Extend D
P10 P11 P12 P13 P14 P15 P16 P17 P30 P31 P32 P33 P34 P35 P36 P37 GND
D4148 C104
R102
IO27 IO28 IO29 IO31 IO34 IO33 7Seg1(IO36) 7Seg2(IO37) 7Seg3(IO39) GND
L10uH
1R1 C104 VCC
470uF
INT1 P32
INT2 P33
ET1 P34
ET2 P35
VCC R10R
1 2 3
DS18B20 VCC
D4148
Beeper P10
D4148 R472
Bell S8550
Ds18b20 P11
R472
Relay
R472
S8550
P12
1 2 3
Relay
JP?
Isolated Resistor Network
JP?
Isolated Resistor
JP?
Network
Isolated Resistor Network
JP?
KLD-0202 SIP5 SIP5 SIP5 SIP5
SPDT Relay
KX1
DIP-P5/X1.65
Transformer (Ideal) L?
Header, 20-Pin, Dual row
P2
Header, 9-Pin, Dual P3 row
PNP General Purpose Amplifier
Q1, Q2
Semiconductor