altera公司IP核使用手册
Altera 温度感应器 IP 内核用户指南说明书
Altera温度感应器IP内核用户指南Altera温度传感器宏功能IP配置温度感应二极管 (TSD)模块，以便使用FPGA中的温度测量功能。
注意:从Quartus II软件版本14.0开始，该IP内核的名称已经从ALTTEMP_SENSE更改到Altera 温度感应器IP内核。
Altera温度感应器功能下表列出了Altera温度感应器IP内核功能：表1: Altera温度传感应器功能注意:Altera温度感应器IP内核没有仿真模型文件，不能进行仿真。
Altera温度感应器功能说明Arria 10器件的温度感应操作Intel Corporation. All rights reserved. Intel, the Intel logo, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus and Stratix words and logos are trademarks ofIntel Corporation or its subsid iaries in the U.S. and/or other countries. Intel warrants performance of its FPGA and semicond uctor prod ucts to current specifications in accordance with Intel's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Intel assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Intel. Intel customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services.*Other names and brands may be claimed as the property of others.ISO 9001:2015 Registered101 Innovation Drive, San Jose, CA 95134图1: Arria 10器件的Altera 温度感应器IP内核顶层结构图下表列出了Arria 10器件的Altera 温度感应器IP 内核的功能：•对于Arria 10器件，Altera Temperature Sensor IP 支持从你的工程中的IP 目录直接例化温度传感器模块。
Altera 50G Interlaken IP Core 版本说明说明书
50G Interlaken IP Core Release NotesIf a release note is not available for a specific IP core version, the IP core has no changes in that version.Information on the latest update releases is in the Altera Complete Design Suite Update Release Notes.Related InformationAltera Complete Design Suite Update Release Notes50G Interlaken IP Core v16.0Table 1: Version 16.0 May 2016Related Information•50G Interlaken MegaCore Function User Guide•Errata for 50G Interlaken IP core in the Knowledge Base50G Interlaken IP Core v15.1Table 2: Version 15.1 November 2015Intel Corporation. All rights reserved. Intel, the Intel logo, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus and Stratix words and logos are trademarks ofIntel Corporation or its subsidiaries in the U.S. and/or other c ountries. Intel warrants performanc e of its FPGA and semic onduc tor produc ts to c urrent specifications in accordance with Intel's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Intel assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Intel. Intel customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services.*Other names and brands may be claimed as the property of others.ISO 9001:2015 Registered101 Innovation Drive, San Jose, CA 95134Related Information •50G Interlaken MegaCore Function User Guide •Errata for 50G Interlaken IP core in the Knowledge Base50G Interlaken IP Core v15.0Table 3: Version 15.0 May 2015Related Information•50G Interlaken MegaCore Function User Guide •Errata for 50G Interlaken IP core in the Knowledge Base250G Interlaken IP Core v15.0RN-11052016.05.02Altera Corporation50G Interlaken IP Core v14.1Table 4: Version 14.1 December 2014Related Information •50G Interlaken MegaCore Function User Guide •Errata for 50G Interlaken IP core in the Knowledge Base50G Interlaken IP Core v14.0 Arria 10 EditionTable 5: Version 14.0 Arria 10 Edition August 2014Related Information•50G Interlaken MegaCore Function User Guide •Errata for 50G Interlaken IP core in the Knowledge Base50G Interlaken IP Core v14.0Table 6: Version 14.0 June 2014RN-11052016.05.0250G Interlaken IP Core v14.13Altera CorporationSend FeedbackRelated Information•Introduction to Altera IP Cores •50G Interlaken MegaCore Function User Guide •Errata for 50G Interlaken IP core in the Knowledge Base50G Interlaken IP Core v13.1 Arria 10 EditionTable 7: Version 13.1 Arria 10 Edition December 2013Table 8: 50G Interlaken IP Core Signal Changes450G Interlaken IP Core v13.1 Arria 10 Edition RN-11052016.05.02Altera CorporationRelated Information•50G Interlaken MegaCore Function User Guide •Errata for 50G Interlaken IP core in the Knowledge Base50G Interlaken IP Core v13.1Table 9: Version 13.1 November 2013Related Information•50G Interlaken MegaCore Function User Guide •Errata for 50G Interlaken IP core in the Knowledge BaseRN-11052016.05.0250G Interlaken IP Core v13.15Altera CorporationSend Feedback50G Interlaken IP Core v13.0Table 10: Version 13.0 May 2013Related Information•50G Interlaken MegaCore Function User Guide •Errata for 50G Interlaken IP core in the Knowledge Base650G Interlaken IP Core v13.0RN-11052016.05.02Altera Corporation。
Altera三速以太网IP核使用（上篇）之快速仿真
Altera三速以太⽹IP核使⽤（上篇）之快速仿真对于⽐较⾼级的ip核，altera⼀般都会提供仿真案例，⽹上有关于这个IP核的各种仿真⽅法，但都⽐较繁琐，前⼏⽇，朋友跟我分享了⼀个⽐较快速⾼效的仿真⽅法，这个⽅法也是他摸索折腾了⼀段时间才总结出来的，在此，也谢谢他这种毫⽆保留的分享奉献精神，估计此套⽅法可以针对Altera 的⼤多数复杂ip核仿真。
新建⼯程，⽣成ip核的步骤我就省略了，直接进⼊ip核调⽤仿真部分。
在⽣成的⼯程⾥找到“testbench”⽂件夹，⾥⾯有⼀个README.txt,打开按照⾥⾯的步骤操作即可。
根据上⾯的步骤，⾸先是打开“testbench”⽂件夹⾥的"generate_sim.qpf"⼯程然后运⾏ “generate_sim_verilog.tcl”或者“generate_sim_vhdl.tcl”，到这⾥可以关闭quartus这个⼯程了，然后去打开modelsim，将路径“Change Directory”到“run_irene_tb.tcl”所在的路径接着在modelsim运⾏命令框输⼊“do run_irene_tb.tcl”,按回车键接下来就不⽤⼈为⼲预了，modelsim 会⾃动执⾏直到仿真波形⾃动输出可以重点关注下它的“control interface”时序以及它的⽤户侧时钟，MAC IP的⼯作时钟。
⾄于control interface接⼝时序⽐较简单，通过仿真我们可以看到在waitrequest拉低的时候可以进⾏读写操作。
接下来简单说⼀下它的⼯作时钟：1）ff_tx_clk:⽤户侧发送端时钟，2）ff_rx_clk:⽤户侧接收端时钟；MAC IP核⼯作时钟是125M，接⼝是8 bit，但是由于IP核内部fifo的隔离，因此ff_tx_clk与ff_rx_clk⽆须配置为125M，只要满⾜125M X 8bit = 1G的速率即可。
altera-ddr2sdramip核参数设置及读写时序
1、Uniphy整体框图：2、存储控制器连接图PHY的时钟与复位信号1、pll_ref_clk ：PLL参考时钟输入。
2、global_reset_n ：全局复位信号，对PLL和PHY里的所有逻辑单元进行复位。
3、soft_reset_n: 软复位信号，对phy 复位，不对PLL复位。
当soft_reset_n 为低时，输出的afi_reset_n 信号也为低。
3、各个模块间的接口信号3、 1 控制器与用户接口间使用的Avalon 相关信号线：下表是本地接口信号，在altera 例化的IP核里，本地用户接口使用的是avalon 总线Local_addr：指的是用户接口端的地址线，位宽计算方法如下：1 ）当只使用1pcs 外部存储器时：位宽=bank 位宽+行位宽+列位宽-1；2）当使用多片片外存储器时：位宽=芯片位宽+bank 位宽+行位宽+列位宽-1；计算位宽时减 1 是因为用户数据接口宽度是memory 侧数据宽度的两倍（memory 侧是在时钟的上升和下降沿都收发数据，而用户侧只在时钟的上升沿收发数据，假如用户读写数据的时钟频率与memory 侧的数据频率相同，那么，在时钟上升沿来时，用户侧发送的数据位宽应是memory 侧数据位宽的两倍）。
local_be：字节使能信号（用于向控制器写数据时），与memory 侧的DM（datamask ）信号作用一样，比如，当想使local_data 的某8 位数据无效，将local_be 的对应位置0 即可。
local_burstbegin ：本地突发开始信号，当avalon 总线开始突发读写时，将此信号置位‘ 1'。
（使用条件：本地接口是avalon 总线，且memory 侧的突发长度大于 2 ）local_size:本地突发长度，即连续读或写的local_data 个数。
长度不能超过ddrip 核里配置的maximum avalon- mm burst length 的长度。
altera signaltap ip核例化与使用
Altera（现在由英特尔公司拥有）的SignalTap是一种用于逻辑分析和调试的IP核，用于FPGA设计。
它允许你在FPGA中捕获和分析信号以进行调试。
下面是关于如何实例化和使用Altera SignalTap IP核的一般步骤：1. **打开Quartus Prime**：首先，打开Altera的Quartus Prime集成开发环境（IDE）。
2. **创建一个工程**：创建一个新的FPGA工程或打开现有的工程。
3. **添加SignalTap IP核**：在Quartus Prime中，你可以通过以下步骤添加SignalTap IP 核：- 在"Project"菜单下，选择"Add/Remove MegaWizard Plug-In Manager"。
- 在"MegaWizard Plug-In Manager"对话框中，选择"SignalTap II"。
- 配置SignalTap II，选择你要捕获和分析的信号。
你可以选择要监视的信号，设置触发条件，以及其他配置选项。
4. **生成和编译设计**：确保你的设计和SignalTap IP核都已经添加到工程中，并生成和编译你的FPGA设计。
5. **配置SignalTap II**：在Quartus Prime中，选择"Tools" > "SignalTap II Logic Analyzer"以打开SignalTap II配置界面。
在此界面中，你可以完成以下操作：- 添加捕获点：选择要捕获的信号，并将它们添加到捕获点列表中。
- 配置触发条件：设置触发条件，以确定何时开始捕获信号。
- 配置存储深度：设置存储深度，以确定SignalTap II可以捕获多少时钟周期的数据。
- 配置触发操作：设置触发后要执行的操作，如停止或暂停捕获。
第四章 Altera 的IP工具
片内存 储器
在FPGA中，片内存储器是十分重要的资源。利用 片内存储器，可以在FPGA中实现RAM、ROM、 CAM等存储单元。存储单元的设计有其自身的规 律和特点： RAM是根据地址读、写数据的存储单元； 在FPGA中没有专用的ROM硬件资源，实现ROM 的方法是：对RAM赋初值，并保持该初值； CAM和RAM恰恰相反，它返回的是与端口数据相 匹配的内部地址。CAM的应用非常广泛，如在路 由器中的地址表等。
硬核
硬核在EDA 设计领域指经过验证 的设计版图；具体在FPGA 设计中指 布局和工艺固定、经过前端和后端验 证的设计，设计人员不能对其修改。 不能修改的原因有两个：首先是系统 设计对各个模块的时序要求很严格， 不允许打乱已有的物理版图；其次是 保护知识产权的要求，不允许设计人 员对其有任何改动。IP 硬核的不许 修改特点使其复用有一定的困难，因 此只能用于某些特定应用，使用范围 较窄。
例 FIFO
1 调用MegaWizard 管理器 Tools MegaWizard Plug-In Manager
2 宏功能模块选择
输出语言的选择 可供选 择的宏 功能 输出文件路径和文件名
白盒 模式
用户库
3 F件选择
MegaWizard输出的文件类型
Altera的IP工具—MegaWizard管理器
MegaWizard管理器可以帮助用户建立或修改包含自定义宏功 能 模块变量的设计文件，而后可以在用户自己的设计文件中对这 些IP模块文件实例化。通常这些自定义宏功能模块变量基于 Altera提供的基本宏功能、MegaCore以及AMPP IP核。通过 运 行向导，MegaWizard管理器能帮助用户方便的为自定义宏功 能 模块变量指定选项，产生所需功能。 缺省状态下，MegaWizard输出HDL 封装文件，同时还提 供 HDL实例化模块、VHDL元件声明（CMP）、Quartus II符号
Quartus II 15.0中仿真Altera三速以太网IP核
小梅哥FPGA学习笔记之Quartus II 15.0中仿真Altera三速以太网IP核（友情提示：图片有点多，默认缩小状态下可能看不清楚，点击图片可查看高清大图哦）近期的项目需要用到网络端口通过UDP协议来进行数据的与PC机的交互。
FPGA系统中实现网口有多种方式，包括友晶的DE2-35开发板上使用的NIOS II处理器通过外部MAC芯片DM9000实现的web server，以及DE2-115开发板上使用NIOS II处理器与三速以太网（TSE）IP核实现web server，再就是W5X00系列的硬件TCP/IP网络芯片，配合FPGA实现网络数据传输。
当然，我自己也曾经在项目中直接使用完全自己编写的UDP协议网络收发逻辑配合外部网络PHY芯片，实现数据的收发。
早就知道Quartus II中提供了有三速以太网的MAC 层IP，今天，在新项目的网络接口开工前，先通过仿真来了解一下该IP核的基本情况，相信该IP核的仿真结果一定很标准，能够为我后期手动写MAC层逻辑提供一个标准的时序参照。
这里我使用Altera 公司最新的FPGA开发工具Quartus II15.0（前天刚刚出了update1版本，不过公司网速慢，我还没来得及更新）来生成该以太网IP核以及设计实例，并使用Modelsim – Altera来仿真，来得到仿真波形。
在Quartus II15.0中，新建一个空白工程，工程名字任意，这里我命名为TSE_SIM,器件我选择在至芯科技学习时发给我的ZX-1开发板上使用的FPGA芯片EP4CE10C8，仿真工具选择modelsim-altera，语言为Verilog。
（创建工程这些的我就不上图了，相信大家都很熟悉）最终，创建工程完成后的Summary如下图所示：点击Finish完成工程的创建。
在软件的右侧IPCatlog中（以前的博客有提到，Quartus II15.0中的IP核调用不再是在MegaWizard Plug-In Manager中，而是IPCatlog）依次展开Interface Protocols/Ethernet，然后双击Triple-Speed Ethernet，就会弹出下面的对话框：这里，语言选择Verilog，IP核被我自己命名为TSE，然后点击OK，则开始启动参数配置界面，启动过程很长，从点击OK到最终GUI弹出来大约需要20秒左右的时间，大家要耐心点，不要怀疑是否是软件出了故障。
IP核生成文件：（XILINXALTERA
IP核生成文件：（Xilinx/Altera 同）IP核生成器生成ip 后有两个文件对我们比较有用，假设生成了一个asyn_fifo 的核，则asyn_fifo.veo 给出了例化该核方式（或者在Edit－>Language Template->COREGEN 中找到verilog/VHDL 的例化方式）。
asyn_fifo.v 是该核的行为模型，主要调用了xilinx 行为模型库的模块，仿真时该文件也要加入工程。
（在ISE中点中该核，在对应的processes 窗口中运行“ View Verilog Functional Model ”即可查看该 .v 文件）。
如下图所示。
1．在ISE 集成环境中仿真IP核IP 核应该在新建的工程中进行仿真与例化；在原工程中可以例化使用，但好像不能直接对它加testbench 后进行仿真。
如下两图所示。
图1：直接在工程中对ip核加testbench 仿真时出错图2：新建工程单独对ip核仿真2．在modelsim中仿真ip 核a．在modelsim中编译库（Xiliinx）（1）在$Modeltech_6.0d/Xilinx_lib_tt下新建文件夹Xilinx_lib（$代表安装盘符）（2）打开Modelsim->File->Change Diriectory，将路径指向刚才新建的文件夹Xilinx_lib，这样Xilinx 编译的所有库都将会在该文件夹下。
（3）编译Xilinx 库。
在$Xilinx->verilog->src 下有三个库“simprims”，“unisims”和“xilinxcorelib”。
在modelsim 的workpace 窗口Library 属性中点右键->new->library（或在File 菜单下new->libary），输入库名（自定义）如Xilinx_lib_tt，这样在workpace library 属性下就可看到Xilinx_lib_tt 了。
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101 Innovation Drive San Jose, CA 95134
MegaCore Version: Document Date:
9.0 March 2009 NhomakorabeaCopyright © 2009 Altera Corporation. All rights reserved. Altera, The Programmable Solutions Company, the stylized Altera logo, specific device designations, and all other words and logos that are identified as trademarks and/or service marks are, unless noted otherwise, the trademarks and service marks of Altera Corporation in the U.S. and other countries. All other product or service names are the property of their respective holders. Altera products are protected under numerous U.S. and foreign patents and pending applications, maskwork rights, and copyrights. Altera warrants performance of its semiconductor products to current specifications in accordance with Altera's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Altera Corporation. Altera customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services.
Chapter 2. Getting Started
Design Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–1 MegaCore Function Walkthrough . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–2
Create a New Quartus II Project . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–2 Launch the MegaWizard Plug-in Manager . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–3 Step 1: Parameterize . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–5 Step 2: Set Up Simulation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–9 Step 3: Generate . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–11 Simulate the Design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–13 Compile the Design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–13 Program a Device . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–14 Set Up Licensing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–15 Append the License to Your license.dat File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–15 Specify the License File in the Quartus II Software . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–15 Example Simulation and Compilation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–16 Example Quartus II Project . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–16 Example Simulation with Test Vectors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–16
OpenCore Plus Evaluation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1–3 Performance . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1–3
UG-MCHYPRTRNS-1.11
Contents
Chapter 1. About this MegaCore Function
Release Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1–1 Device Family Support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1–1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1–2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1–2