Altera公司CPLD的发展
设计工具Quartus II简介
设计工具Quartus II简介二十世纪后半期，随着集成电路和计算机技术的飞速发展，数字系统也得到了飞速发展。
在可编程集成电路的开发过程中，以计算机为工作平台，融合了电子应用技术，计算机技术，智能化技术最新成果的电子设计自动化（Electronic Design Automation）技术能辅助各种规模的设计工作。
Quartus II是Altera 提供的FPGA/CPLD开发集成环境，Altera是世界最大可编程逻辑器件供应商之一。
Quartus II在21世纪初推出，是Altera前一代FPGA/CPLD集成开发环境MAX+plus II 的更新换代产品，其界面友好，使用便捷。
在Quartus II上可以完成设计输入、HDL综合、布线布局(适配)、仿真和下载和硬件测试等流程，它提供了一种与结构无关的设计环境，使设计者能方便地进行设计输入、快速处理和器件编程。
Altera的Quartus II 提供了完整的多平台设计环境，能满足各种特定设计的需要，也是单芯片可编程系统(SOPC) 设计的综合性环境和SOPC 开发的基本设计工具，并为Altera DSP 开发包进行系统模型设计提供了集成综合环境。
Quartus II设计工具完全支持VHDL、Verylog 的设计流程，其内部嵌有VHDL、Verilog 逻辑综合器。
Quartus II也可以利用第三方的综合工具，如Leonardo Spectrum Synplify Pro FPGA Complier II并能直接调用这些工具。
同样，Quartus II具备仿真功能，同时也支持第三方的仿真工具，如ModelSim。
此外，Quartus II与MATLAB和DSP Builder结合，可以进行基于FPGA的DSP系统开发，是DSP硬件系统实现的关键EDA工具。
Quartus II包括模块化的编译器。
编译器包括的功能模块有分析综合器(Analysis &Synthesis)、适配器(Filter)、装配器( Assembler)、时序分析器(Timing Analyzer)、设计辅助模块(Design Assistant)、EDA网表文件生成器(EDA Netlist Writer) 和编辑数据接口(Complier Database Interface 等。
ALTERA的MAX3000A系列CPLD基于成本优化的030微米
000MAX3000A系列1.1概述ALTERA的MAX3000A系列CPLD基于成本优化的0.30微米、4层金属Flash工艺，密度从32-512个宏单元，同时提供商用和工业级产品，非常适用于成本控制严格的应用。
1.2MAX3000A特点●高性能低功耗CMOS EEPROM技术●遵循IEEE Std. 1149.1 Joint Test Action Group (JTAG)– ISP circuitry compliant with IEEE Std. 1532●标准ISP特性● 4.5–ns pin to pin延时，最高频率227.3 MHz●I/O接口支持5V、3.3V和2.5V等多种电平；1.3MAX3000A性能2MAX7000系列2.1概述ALTERA的MAX7000系列CPLD提供高性能的逻辑解决方案，密度从600-10000个可用门不等（32-512个宏单元），同时MAX7000系列的同一密度产品还提供多种封装形式，对于各种应用具有相当灵活的适应性。
2.2MAX7000特点●高性能低功耗CMOS EEPROM技术●遵循IEEE Std. 1149.1 Joint Test Action Group (JTAG)– ISP circuitry compliant with IEEE Std. 1532●标准ISP特性●5–ns pin to pin延时，最高频率175.4 MHz●I/O接口支持5V、3.3V和2.5V等多种电平●PCI兼容2.3MAX7000性能3MAX Ⅱ系列3.1概述MAX ® II器件系列是一种非易失性、即用性可编程逻辑系列，它采用了一种突破性的新型CPLD架构。
这种新型架构的成本是原先MAX 器件的一半，功耗是其十分之一，密度是其四倍，性能却是其两倍。
这些超级性能是在提供了所有MAX系列CPLD 先进特性的架构的基础上，根据Altera专家们的意见而重新采用基于查找表的架构而得到的。
PLD概述
第二部分作业1、什么是PLD ？PLD （可编程逻辑器件）是这样一些器件,其制作工艺采用的是CMOS 工艺，在这些器件的内部，集成了大量功能独立的分立元件，它们可以是基本逻辑门、由基本逻辑门构成的宏单元，以及与阵列、或阵列等。
依据不同需求，芯片内元件的种类、数量可以有不同的设置。
此外，芯片内还有大量可配置的连线，在器件出厂时，芯片内的各个元件、单元相互间没有连接，芯片暂不具有任何逻辑功能。
芯片内的各个元件、单元如何连接，由用户根据自身的设计的电路功能要求通过计算机编程决定。
这种通过编程手段使芯片产生一定逻辑功能的器件称为PLD 。
2、简述PLD 分类(1)按集成度分类(2)按编程特点分类●按编程次数分类: a 、一次性编程器件(One Time Programmable ， OTP)；b 、可多次编程器件；●按不同的编程元件和编程工艺划分:PLD简单PLDPROM （可编程只读存储器，70年代初）PLA （可编程逻辑阵列，70年代中） PAL （可编程阵列逻辑，70年代末） GAL （通用阵列逻辑，80年代中） 复杂PLDCPLD FPGAa、采用熔丝(Fuse)编程元件的器件，如PROM；b、采用反熔丝(Antifuse)编程元件的器件；c、采用紫外线擦除、电编程方式的器件，如EPROM；d、采用电擦除、电编程方式的器件，一般采用EEPROM和快闪存储器(Flash Memory)两种工艺实现这种编程方式，大多数CPLD采用此类方式；e、采用静态存储器(SRAM)结构的器件，大多数的FPGA采用此类结构；(3)按结构特点分类a、阵列型的PLD器件：基本结构为与或阵列，如：SPLD和绝大多数的CPLD；b、单元型的PLD器件：基本结构为逻辑单元，如：FPGA；3、FPGA和CPLD的相同点和差别在哪？（1）CPLD与FPGA的相同点：a、都具有输入/输出单元；b、逻辑块阵列，是PLD器件的逻辑组成的核心；c、用于连接逻辑块的互连资源，其中可以是各种长度的连线线段，也可以是一些可编程的连接开关，通常用来连接逻辑块之间、逻辑块与输入/输出块之间的连线；（2）CPLD与FPGA的不同点：a、CPLD可以看成是由多个可编程阵列逻辑(GAL)器件集成到一个芯片，具有类似GAL的结构，而FPGA则基于查找表结构；b、CPLD器件的关键技术是E2COMS工艺，而FPGA通常采用CMOS SRAM工艺，FPGA器件体积小，集成化程度更高；c、CPLD拥有上电即可工作的特性，而FPGA需要一个加载过程；d、CPLD的内连续性的布线结构使其时序延迟具有均匀性和可预测性，而 FPGA具有的分段式布线结构使其时序延迟具有不可预测性；e、CPLD 比较适合于实现各种组合逻辑，而FPGA比较适合于含有时序逻辑较多的电路。
PLD第二章 MAX7000
Tsu
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• Tfsu: ‘Fast input clock’ setup time. When the fast-input path is used, Tfsu is the time that data must be present at the input pin before the global clock is asserted at the clock pin. • 与Tsu相似
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• Thold：在时钟上跳沿后，Data必须保持 的最小时间
D Q D Clk clk Tsu Th
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• Tco1: Global clock to output delay. The time required to obtain a valid output after the global clock is asserted at the clock pin.
D Q D Clk clk
Q
Tco
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• Fcnt: 最大计数器时钟频率 （16bit，loadable，enalbled，up/down， programmed in each LAB）
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3．MAX 7000系列特性对比
• MAX7000、MAX7000E、MAX7000S 性 能对比 • MAX7000E是比MAX7000功能增强， MAX7000S比MAX7000E又增强。
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2．Macrocells
MAX7000的宏单元可以被单个配置成时序逻辑或组合逻 辑。 Macrocells由三个功能块组成： 逻辑阵列（logic array） 可以实现组合逻辑，每个宏单元可以提供5个乘积项。 乘积项选择矩阵（product-term select matrix） 用来分配这些乘积项，它们或者作为基本逻辑输入实现组 合逻辑功能，或者作为宏单元的寄存器的clear、preset、 clock、clock enable控制功能。 有两种扩展乘积项： a. 共享扩展项，反馈进逻辑阵列 b. 并行扩展扩展乘积项（parallel expander）
FPGA与CPLD 总结
CPLD(complex programable logic device)复杂可编程逻辑器件FPGA（field programable gate array)现场可编程门阵列FPGA和CPLD的逻辑单元本身的结构与SPLD相似，即与阵列和可配置的输出宏单元组成。
FPGA逻辑单元是小单元，每个单元只有1-2个触发器，其输入变量通常只有几个因而采用查找表结构（PROM形式）这样的工艺结构占用的芯片面积小，速度高（通常只有1-2纳秒），每个芯片上能集成的单元数多，但逻辑单元功能弱。
如果想实现一个较复杂的功能，需要几个这样的单元组合才能完成（总延时是各个单元延时和互连延时的和），互连关系复杂。
CPLD中的逻辑单元是单元，通常其变量数约20-28个。
因为变量多，所以只能采用PAL结构。
由于这样的单元功能强大，一般的逻辑在单元内均可实现，因而其互连关系简单，一般通过集总总线既可实现。
电路的延时通常就是单元本身和集总总线的延时（通常在数纳秒至十几纳秒），但是同样集成规模的芯片中的触发器的数量少得多。
从上面分析可知道：小单元的FPGA较适合数据型系统，这种系统所需要的触发器数多，但是逻辑相对简单；大单元的CPLD较适合逻辑型系统，如控制器等，这种系统逻辑复杂，输入变量多，但触发器需求量相对较少。
反熔丝工艺只能一次性编程，EPROM EEPROM 和FLASH工艺可以反复的编程，但是他们一经编程片内逻辑就被固定。
他们都是只读型（ROM）编程，这类编程不仅可靠性较高还可以加密。
XILINX公司的FPGA芯片采用RAM型编程，相同集成规模的芯片中的触发器数目较多，功耗低，但是掉电后信息不能保存，必须与存储器联用。
每次上电时必须先对芯片配置，然后才能使用，这似乎是RAM型PLD的缺点，但是ROM型PLD中的编程信息在使用时是不能变化的，RAM型PLD却可以在工作时更换内容，实现不同的逻辑。
CPLD和FPGA的结构，性能对照：CPLD FPGA PROM集成规模：小（最大数万门）大（最高达百万门）单元粒度：大（PAL结构）小（PROM结构）互连方式：集总总线分段总线长线专用互连编程工艺：EPROM EEPROM FLASH SRAM编程类型：ROM RAM型须与存储器联用信息：固定可实时重构触发器数：少多单元功能：强弱速度：高低222222222222222222222222222222222222延迟：确定，可以预测不能确定不能预测功耗：高低加密性能：可加密不能加密适用场合：逻辑型系统数据型系统LCA（LOGIC CELL ARRAY）逻辑单元阵列CLB（CONFIGURABLE LOGIC BLOCK）可配置逻辑模块IOB（INPUT OUTOUT BLOCK）输入输出块Spartan-xl系列FPGA的主要特性SPARTAN-XL系列的FPGA具有低压，低功耗的特点。
QuartusII介绍
利用Quartus II提供的仿真设置指南同样可以帮助我 们快速进行一个项目的仿真设置。在主菜单中选择 Assignments/Simulator Settings Wizard选项，在 弹出的对话框中，输入指定的仿真实体模块和设定 名字。
1．2 QuartusII设计流程介绍
1．2 QuartusII设计流程介绍
（4）下面弹出的是选择可编程逻辑器件对话框，如下 图所示。选Yes，手动选择需要的器件，选No，则 由编译器自动选择。
8．1．2 QuartusII设计流程介绍
（5）在下一步弹出的对话框中通过选择器件的封装形 式，引脚数目，以及速度级别来约束可选器件的范围。 如图8.5所示。
（3）阅读编译报告 编译后自动生成的编译报告如图8.13所示，它包含了怎样将一 个设计放到一个器件中的所有信息。有器件使用统计，编译设 置情况，底层显示，器件资源利用率，状态机的实现，方程式， 延时分析结果，CPU使用资源。
1．2 QuartusII设计流程介绍
4．QuartusII仿真
QuartusII支持多种仿真输入方法，它支持波形方式 输 入 ， 如 ： 向 量 波 形 文 件 （ . vwf）、 向 量 文 件 （.vec）、列表文件（.tbl），也支持Testbench如： Tcl/TK脚本文件，同时也支持第三方的仿真工具的 Verilog/VHDL Testbench。
1．2 QuartusII设计流程介绍
5．QuartusII下载 首先打开下载窗口，在主菜单中选择Tools/ Programmer选项，
在弹出的如图8.20所示的对话框中,设置JTAG模式，加入相应的编 程文件，当下载电缆和下载文件都已设置好后，点击Start按钮开 始下载，进度条中将显示目前完成的下载比率。
Altera Cyclone芯片分析
摘要Cyclone系列芯片是Altera公司推出的新一代低成本、中等规模的FPGA，其价格仅为Altera现有主流器件的30%~50%。
它通过去掉DSP块，MegaRAM，降低LVDS接口速率等指标后，可适应大多数设计的要求，同时分担用户所面临的成本压力。
本论文的开头部分详细介绍了Cyclone系列芯片的体系结构。
该芯片采用0.13μm，全铜SRAM工艺，1.5v内核，同时还拥有2910个逻辑单元到20060个逻辑单元以及59904位RAM到294912位RAM，这使得它可用于实现多种复杂的功能。
此外，该芯片还提供了用于时钟管理的锁相环和用于连接工业标准外部存储器的专用I/O接口；而且，多种IP核及Altera发布的Nios嵌入式微处理器软核均能在其上实现。
之后，论文对Cyclone系列芯片的配置方法进行了探讨，并着重介绍了低成本的串行配置方案。
接着，论文对此次毕业设计中用到的主要开发工具进行了简要介绍，其中包括Protel 99SE和Quartus II软件。
最后，我们具体实现了一个基于Cyclone FPGA的电子时钟的设计。
可编程器件方面，我们选用的是240管脚PQFP封装的EP1C12器件；配置时则是采用主动串行配置方案下的EPCS1器件。
在此，论文主要讲解了板卡的组成、内部设计及仿真，其中内部实现包括：原理图、PCB图的绘制和VHDL程序的编写。
关键词：Cyclone，逻辑阵列块，逻辑单元，互连，锁相环，I/O元素，串行配置器件，Quartus IIABSTRACTAltera®Cyclone™FPGAs—the lowest-cost FPGAs ever—are half the cost of competing devices. Cyclone FPGAs are the optimal solution for high-volume, price-sensitive applications that previously required the use of fixed solutions such as gate arrays and standard cells.At the beginning of the dissertation, we describes the Cyclone architecture in detail. Cyclone FPGAs are built on a cost-optimized, all-copper 1.5-V SRAM process. With up to 20,060 logic elements (LEs) and 288 Kbits of RAM, Cyclone FPGAs can integrate many complex functions. Cyclone FPGAs offer multiple full-featured phase-locked loops (PLLs) to manage board-level clock networks and dedicated I/O interfaces for interfacing with industry standard external memory devices. Altera's Nios® embedded processor and a full intellectual property (IP) portfolio is available for development with Cyclone FPGAs.Then we discuss the configuration schemes of the Cyclone devices，especially the low-cost active serial configuration scheme.After that, we talk about the tools which we used in this graduation design. These tools contain Potel 99SE and Quartus II .Lastly, we use the EP1C12 device in the 240-pin PQFP package and the EPCS1 device which is used to configure EP1C12 in the active serial configuration scheme to implement an electronic clock. In this part, the thesis mainly explains the composition, internal design (including drawing schematic diagram, drawing PCB diagram and programming in VHDL) and simulation of the board.KEY WORDS: Cyclone, LAB, LE, Interconnect, PLL, IOE, Serial Configuration Device, Quartus II目录第一章绪论 (1)1.1.可编程逻辑与ASIC简介 (1)1.2.课题来源及意义 (1)1.3.作者所做工作 (2)1.4.论文结构安排 (2)第二章Cyclone系列芯片的结构分析 (3)2.1.概述 (3)2.1.1.Cyclone主要特性 (3)2.1.2.功能描述 (4)2.2.逻辑阵列块（LAB） (5)2.2.1. LAB互连 (6)B控制信号 (6)2.2.3.逻辑单元(LE) (7)2.2.4.LUT链和寄存器链 (8)2.2.5.addnsub信号 (8)2.2.6.LE的操作模式 (8)2.2.7.进位选择链 (9)2.2.8.清零/重置逻辑控制 (9)2.3.多通道互连（MultiTrack Interconnect） (9)2.4.嵌入式存储器 (10)2.4.1.存储模式 (11)2.4.2.支持奇偶校验位 (11)2.4.3.支持移位寄存器 (12)2.4.4.存储器的配置大小 (12)2.4.5.字节使能 (13)2.4.6.独立时钟模式 (13)2.4.7.输入/输出时钟模式 (13)2.4.8.读/写时钟模式 (13)2.4.9.单端口模式： (14)2.5.全局时钟网络和锁相环 (14)2.5.1.全局时钟网络 (14)2.5.2.双效时钟管脚 (15)2.5.4.锁相环(PLLs) (15)2.6.I/O结构 (16)第三章Cyclone系列芯片的主动串行配置方法 (19)3.1.Cyclone系列芯片主要配置方法简介 (19)3.2.串行配置的实现 (20)3.2.1.配置多个层叠状态的器件 (21)3.2.2.对串行配置器件进行编程 (22)3.2.3.串行配置器件的管脚描述 (22)第四章Protel 99SE及Quartus II软件简介 (23)4.1.Protel电子电路设计软件 (23)4.2.Quartus II开发工具 (24)4.2.1.Quartus II概述 (24)4.2.2.Quartus II的功能 (24)第五章基于Cyclone系列芯片的简单应用 (27)5.1.板卡的组成及结构图 (27)5.2.板卡的逻辑设计 (29)5.2.1.七段显示器模块的逻辑设计 (29)5.2.2.电子时钟时间计数模块的逻辑设计 (32)5.2.4.弹跳消除电路模块的逻辑设计 (34)5.2.3.电子时钟时间设定及其时间显示模块的逻辑设计 (36)附录一消除弹跳电路及微分电路组合模块的程序代码 (41)附录二自由计数器模块及状态转换模块的程序模块 (43)结束语 (45)致谢 (46)参考文献 (47)第一章绪论1.1.可编程逻辑与ASIC简介可编程逻辑器件（PLD）是由用户编程实现所需要逻辑功能的数字集成电路。
第2章FPGACPLD结构原理
作业标准记得牢，驾轻就熟除烦恼。2020年10月20日星期 二2时14分6秒14:14:0620 October 2020
好的事情马上就会到来，一切都是最 好的安 排。下 午2时14分6秒 下午2时 14分14:14:0620.10.20
一马当先，全员举绩，梅开二度，业 绩保底 。20.10.2020.10.2014:1414:14:0614:14:06Oc t-20
好的事情马上就会到来，一切都是最 好的安 排。下 午2时14分6秒 下午2时 14分14:14:0620.10.20
一马当先，全员举绩，梅开二度，业 绩保底 。20.10.2020.10.2014:1414:14:0614:14:06Oc t-20
牢记安全之责，善谋安全之策，力务 安全之 实。2020年10月20日 星期二2时14分 6秒Tuesday, October 20, 2020
2.4 FPGA的结构及其工作原理
2.4.1 查找表逻辑结构
2.4 FPGA的结构及其工作原理
2.4.1 查找表逻辑结构
2.4.2 Cyclone III 系列器件的结构与 原理
2.4.2 Cyclone III系列器件的结构与原理
2.4.2 Cyclone III系列器件的结构与原理
2.4.2 Cyclone III系列器件的结构与原理
2.6 PLD产品概述
2.6.3 Altera公司的PLD器件
1. Stratix 4/6 系列FPGA 2. Cyclone 4系列FPGA 3. Cyclone系列FPGA（低成本FPGA） 4. Cyclone II系列FPGA 5. Cyclone III系列FPGA 6. MAX系列CPLD 7. MAX II系列器件 8. Altera宏功能块及IP核
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西安理工大学 研究生课程论文/研究报告
课程名称： EDA技术与ASIC设计 课程代号： 050112 任课教师： 高勇 报告题目： CPLD器件简介 完成日期： 2011 年 8 月 31 日 学 科： 微电子学与固体电子学 学 号： 1008090513 姓 名： 杨宗凯 CPLD器件简介 早期的可编程逻辑器件只有可编程只读存贮器(PROM)、紫外线可按除只读存贮器(EPROM)和电可擦除只读存贮器(EEPROM)三种。由于结构的限制,它们只能完成简单的数字逻辑功能。其后,出现了结构上稍复杂的可编程芯片,即可编程逻辑器件(PLD),它能够完成各种数字逻辑功能。典型的PLD由一个“与”门和一个“或”门阵列组成,而任意一个组合逻辑都可以用“与—或”表达式来描述,所以,PLD能以乘积和的形式完成大量的组合逻辑功能。这一阶段的产品主要有PAL(可编程阵列逻辑)和GAL(通用阵列逻辑)。还有一类结构更为灵活的逻辑器件是可编程逻辑阵列(PLA),它也由一个与”平面和一个“或”平面构成,但是这两个平面的连接关系是可编程的。PLA器件既有现场可编程的,也有掩膜可编程的。在PAL的基础上,又发展了一种通用阵列逻辑GAL(Generic Array Logic),如GAL16V8,GAL22V10等。它采用了EEPROM工艺,实现了电可擦除、电可改写,其输出结构是可编程的逻辑宏单元,因而它的设计具有很强的灵活性,至今仍有许多人使用。这些早期的PLD器件的一个共同特点是可以实现速度特性较好的逻辑功能,但其过于简单的结构也使它们只能实现规模较小的电路。 20世纪80年代中期,Altera和Xilinx分别推出了类似于PAL结构的扩展型CPLD(Complex Programmable Logic Dvice)和与标准门阵列类似的FPGA(Field Programmable Gate Array),它们都具有体系结构和逻辑单元灵活、集成度高以及适用范围宽等特点。这两种器件兼容了PLD和通用门阵列的优点,可实现较大规模的电路,编程也很灵活。与门阵列等其它ASIC(Application Specific IC)相比,它们又具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点,因此被广泛应用于产品的原型设计和产品生产(一般在10,000件以下)之中。几乎所有应用门阵列、PLD和中小规模通用数字集成电路的场合均可应用FPGA和CPLD器件。 FPGA(现场可编程门阵列)与CPLD(复杂可编程逻辑器件)都是可编程逻辑器件,它们是在PAL,GAL等逻辑器件的基础之上发展起来的。同以往的PAL,GAL等相比较,FPGA/CPLD的规模比较大,它可以替代几十甚至几千块通用IC芯片。这样的FPGA/CPLD实际上就是一个子系统部件。这种芯片受到世界范围内电子工程设计人员的广泛关注和普遍欢迎。经过了十几年的发展,许多公司都开发出了多种可编程逻辑器件。比较典型的就是Xilinx公司的FPGA器件系列和Altera公司的CPLD器件系列,它们开发较早,占有了较大的PLD市场。 FPGA,CPLD和其它类型PLD的结构各有其特点和长处,但概括起来,它们是由三大部分组成的: 1.可编程内部连线。为各逻辑块之间，以及逻辑块和I/O单元之间提供互连网络，实现信号连线。 2.逻辑块。包括实现乘积项的与阵列、乘积项分配和逻辑宏单元等，用于实现各种逻辑功能。 3. I/O单元。 用于实现信号从器件输出，以及为输入信号提供输入通道。通常具有输入、输出和双向I/O模式。连线资源:由各种长度的连线线段组成,其中也有一些可编程的连接开关,它们用于逻辑块之间、逻辑块与输入/输出块之间的连接。 对用户而言,CPLD与FPGA的内部结构稍有不同,但用法一样,所以多数情况下,不加以区分。FPGA/CPLD芯片都是特殊的ASIC芯片,它们除了具有ASIC的特点之外,还具有以下几个优点:(1)随着VISI(Very Large Scale IC,超大规模集成电路)工艺的不断提高单一芯片内部可以容纳上百万个晶体管,FP2GA/CPLD芯片的规模也越来越大,其单片逻辑门数已达到上百万门,它所能实现的功能也越来越强,同时也可以实现系统集成。(2)FPGA/CPLD芯片在出厂之前都做过百分之百的测试,不需要设计人员承担投片风险和费用,设计人员只需在自己的实验室里就可以通过相关的软硬件环境来完成芯片的最终功能设计。(3)用户可以反复地编程、擦除、使用或者在外围电路不动的情况下用不同软件就可实现不同的功能。FPGA/CPLD软件包中有各种输入工具和仿真工具,及版图设计工具和编程器等全线产品,电路设计人员在很短的时间内就可完成电路的输入、编译、优化、仿真,直至最后芯片的制作。当电路有少量改动时,更能显示出FPGA/CPLD的优势。电路设计人员使用FPGA/CPLD进行电路设计时,不需要具备专门的IC(集成电路)深层次的知识,FPGA/CPLD软件易学易用,可以使设计人员更能集中精力进行电路设计,快速将产品推向市场。 Altera公司的CPLD有Classic系列和MAX系列。MAX系列产品是采用的乘积项阵列结构，分为：MAX9000系列、MAX7000系列、MAX5000系列和MAX3000A系列。 Classic系列 Classic系列是Altera公司最早的的产品系列、其集成度可达900可用门，引脚可达68个。工业标准的Classic系列由一个具有公共互联逻辑的阵列构成，适合于集成度低、价格便宜的场合应用。该系列具有独特的“0”功率模式，维持状态的电流只有微安量级，这对于低功耗的应用非常理想。该系列基于EPROM工艺，编程信息不易丢失。 MAX CPLD系列 Altera领先于市场的MAX系列CPLD是世界一流的低成本器件，几乎可以实现所有的数字控制和某些模拟控制功能。作为非易失单芯片解决方案，MAX CPLD很很容易集成到用户的系统中。采用这些器件后，可以解决电路板级问题，例如处理器输入输出引脚不够用，灯光、音响和移动模拟输入输出管理，组件之间采用电瓶转换信号或者总线等问题；还能够以低成本转换成不兼容的接口。MAX CPLD可以使设计人员主要精力集中在更复杂的设计难题上。 MAX CPLD系列的主要特征包括低成本、零功耗、超小型封装、瞬时接通和非易失、在系统可编程（ISP）、免费的QuartusII网络版软件支持和免费的Modelsim-Alttera网络版软件支持。 对于大批量应用，Altera 3.3v MAX 3000A 器件是成本最低的，而5.0v、3.3v和2.5vMAX7000系列为多种应用提供世界一流高性能方案。非易失、基于EEPROM和MAX 3000A和MAX 7000系列具有瞬时接通能力，密度分布在32-512个宏单元之间。这些器件支持ISP，可直接在现场重新配置。 MAXII CPLD系列 MAXII器件基于突破性体系结构，结合了FPGA和CPLD的优点。它充分利用了4输入查找表(LUT)体系结构的性能和密度优势，并且融合了性价比很高的非易失特性。作为同类最佳的产品，其创新的体系结构为CPLD设立了成本、功耗、性能和密度新标准。 利用MAXII CPLD，设计人员可以大量控制逻辑集成在单个器件中，从而降低了系统的成本。这一瞬时启动的非易失器件系列主要针对通用控制逻辑应用，提供了3种型号;MAXII、MAXIIG和MAXIIZ CPLD。零功耗MAXIIZ CPLD是该系列中最新的器件。 无论是在通信、消费电子、计算还是工业领域，MAXII CPLD 都是进行控制路径应用最好的选择，这些应用都受成本和功耗预算的约束。MAXII器件提供更低的架构、更低的功耗以及更高的密度，使之成为复杂控制应用的最理想的解决方案，包括那些以前不可能采用CPLD的应用。MAXIIZ器件是便携式和其他功耗、体积和价格受限等应用的理想选择，和相同封装的传统宏单元CPLD相比，其超小型封装中容纳了更多的逻辑和输入输出资源。 MAX5000系列 MAX5000系列是Altera的第一代MAX器件，他广泛用于需要高级组合逻辑，而其成本又较低的场合。这类器件的集成度为600-3750可用门，有28-100个引脚。基于EPROM的MAX5000器件的编程信息不易丢失，同时是可紫外光擦除的。由于该系列已经很成熟，加之Altera公司对其不断的改进和采用更先进的工艺，是的MAX5000器件每个宏单元的价格可与大批量生产的ASIC和门阵列相近。 MAX7000系列 MAX7000系列是工业界中速度最快的高度集成的可编程器件系列。MAX7000系列的集成度为600-5000个可用门，有32-256个宏单元和32-155个用户I/O引脚。这些基于EEPROM的器件能够提供组合传输延迟快至5.0ns，16位计数器的频率为178MHZ。此外，他们的输入寄存器的建立时间非常短，能提供多个系统时钟且有可编程的速度、功率控制。MAX70000E器件具有最高集成度，是MAX7000系列的增强型。MAX7000S器件也具有MAX7000E器件的增强型特性，是通过工业标准4引脚JTAG接口实现的在线可编程的。 MAX9000系列 MAX9000系列把MAX7000的有效宏单元结构与高性能FLEX器件的可预测FastTrack互联结合在一体，能够适合于多系统级功能的集成。它采用的是EEPROM技术。MAX9000器件的集成度为6000-12000可用门，320-560个宏单元多达216个用户输入输出引脚。MAX9000器件是利用PLD的高性能和ISP的灵活性进行门阵列设计的理想选择。MAX9000器件是通过工业标准4引脚JTAG接口实现在线可编程的。