CMOS反相器性质
CMOS反相器特点
CMOS反相器特点
CMOS反相器由一个P沟道增强型MOS管和一个N沟道增强型MOS管串联组成。
通常P沟道管作为负载管，N沟道管作为输入管。
这种配置可以大幅降低功耗，因为在两种逻辑状态中，两个晶体管晶体管的供应商中的一个总是截止的。
处理速率也能得到很好的提高，因为与NMOS型和PMOS型反相器相比，CMOS反相器的电阻电阻的供应商相对较低。
CMOS反相器特点
(1)静态功耗极低。
在稳定时，CMOS反相器工作在工作区Ⅰ和工作区Ⅴ，总有一个MOS管处于截止状态，流过的电流为极小的漏电流。
(2)抗干扰能力较强。
由于其阈值电平近似为0.5VDD，输入信号变化时，过渡变化陡峭，所以低电平噪声容限和高电平噪声容限近似相等，且随电源电压升高，抗干扰能力增强。
(3)电源利用率高。
VOH=VDD，同时由于阈值电压随VDD变化而变化，所以允许VDD有较宽的变化范围，一般为+3～+18V。
(4)输入阻抗高，带负载能力强。
1。
第三章CMOS反相器介绍及设计
V0
Vdd
0≤Vi<Vtn时： n截止 p线性 （Vi<vtn<v0+Vtp） p管无损地将Vdd传送到输出端：
Vth
V0=Vdd， 如图a——b段。 Vtn≤Vi<V0+Vtp时： n饱和 p线性 由In=-Ip得：
a----b b----c c----d d----e e----f
Vi
一、结构特点
第二节 CMOS反相器
IN
nMOS和pMOS交替导通 高电Dep平artm－ent“of M1ic”roe为lectrVonDicsD, P，KU低，X电iaoy平an L－iu “0”为
二、CMOS反相器的直流电压传输特性
Department of Microelectronics, PKU，Xiaoyan Liu
dVOUT 1 dVIN
VOUT VIN dVOUT 1 dVIN
VIL VM VIH
VTC－直流下，将Vout描述为Vin的函数
Department of Microelectronics, PKU，Xiaoyan Liu
阈值电压 VM－VTC曲线中 VOUT VIN 的点
VOH：当输出电平为逻辑“1”时的最小输出电压，转折点
理想情况
再生能力抑制噪声
Department of Microelectronics, PKU，Xiaoyan Liu
再生的条件
为了具备再生能力，在VTC的不定区域具有大于1的增益
Department of Microelectronics, PKU，Xiaoyan Liu
最大噪声容限
理想反相器
IDp
1 Wp 2 Lp
CMOS反相器的概述
CMOS反相器的概述CMOS反相器是一种非常常用的逻辑门，可以进行数字信号的反相操作。
CMOS反相器由CMOS技术制造而成，具有低功耗、高可靠性和低噪声的特点。
在数字电路中，CMOS反相器被广泛应用于时序电路、计数器、存储器等模块。
CMOS反相器的基本结构包括一个N型MOS管和一个P型MOS管，N型管和P型管的栅极通过逻辑信号控制，当输入信号为高电平时，N型管导通，P型管截断；当输入信号为低电平时，N型管截断，P型管导通。
这样，输出信号就与输入信号相反，实现了信号的反相操作。
CMOS反相器的输入和输出特性非常重要。
在CMOS反相器中，输入和输出电平可以区分为三个状态：高电平、低电平和开路状态。
当输入电平为高电平时，即逻辑1时，N型管导通，输出电平为低电平，即逻辑0；当输入电平为低电平时，即逻辑0时，P型管导通，输出电平为高电平，即逻辑1；当输入电平为开路状态时，即逻辑Z，输出电平保持上一个状态。
CMOS反相器的优点在于其低功耗和高可靠性。
由于CMOS技术将N型和P型管结合在一起，只有当输入信号改变时才会有电流流动。
在不改变输入信号时，CMOS反相器几乎不消耗功耗。
此外，由于N型和P型管分别负责导通和截断，CMOS反相器对噪声和电压干扰的抵抗能力较强，能够提供稳定的输出信号。
另外，CMOS反相器还具有较高的噪声容限和抗串扰能力。
在数字电路中，信号的传输会产生一定的噪声和串扰，这会导致信号的失真和误差。
CMOS反相器在设计上减小了管子之间的互感和电路之间的耦合，使其能够在抗噪声和抗串扰方面有较好的性能。
这使得CMOS反相器能够适应较严苛的工作环境，提供可靠的信号处理能力。
尽管CMOS反相器具有许多优点，但它也存在一些问题。
首先，由于CMOS反相器采用两个互补型MOS管连接而成，因此在制造过程中需要精心控制各项参数，如电流、阈值电压等，这使得制造过程复杂，成本较高。
此外，CMOS反相器在频率较高的应用中，存在一定的延迟和功耗问题，因此在高速和高频率应用中需要进行相应的优化和补偿。
最新CMOS反相器的分析与设计汇总
3.2.1 CMOS反相器的直流电压传输特性
Vin=VTN的垂直线： NMOS截止/导通
Vin=VDD+VTP的垂直 线：PMOS导通/截 止
Vin－VTN=Vout的斜线 ：NMOS饱和区/线 性区
Vin－VTP=Vout的斜线 ：PMOS线性区/饱 和区
16
Voltage Transfer Characteristic(VTC)
总上升时间：
tr
CL
KP
VTPV10% VDDVTP 2
2(VDD1VTP)lnVDDVDD V90% V90% 2VTP
34
K CLPV VTDPD0V.1TP VD2D2(VDD1VTP)ln1.9V0D .1DVDD 2VTP
3.3.2 CMOS反相器输出电压的上升/下降时间
(2) 阶跃输入的下降时间
21 Kr
VinVTPVDD22
Vout随Vin的增加而非线性地下降。
14
3.2.1 CMOS反相器的直流电压传输特性
(5) VDD≥Vin≥VDD+VTP，NMOS线性， PMOS截止
ID PID NK N V inV T N2V inV T NV out 2 0
V out 0
Vin在一定范围变化(VDD+VTP ～ VDD)，Vout始终保持0。
VTC的转变区： Ion ≠ 0
Vin=Vit时， Ion达到最大值：
Ipeak KN Vit VTN 2 KP Vit VTP VDD 2
20
3.2.3 CMOS反相器的直流噪声容限
直流噪声容限：允许的输入电平 变化范围
由单位增益点确定噪声容限：
✓ 在VTC的(2)区和(4)区，分别可 以找到增益为1的位置；
CMOS反相器
CMOS反相器由本书模拟部分已知，MOSFET有P沟道和N沟道两种，每种中又有耗尽型和增强型两类。
由N沟道和P沟道两种MOSFET组成的电路称为互补MOS或CMOS电路。
下图表示CMOS反相器电路，由两只增强型MOSFET组成，其中一个为N沟道结构，另一个为P沟道结构。
为了电路能正常工作，要求电源电压V DD大于两个管子的开启电压的绝对值之和，即V DD＞(V TN＋|V TP|) 。
1.工作原理首先考虑两种极限情况：当v I处于逻辑0时，相应的电压近似为0V；而当v I处于逻辑1时，相应的电压近似为V DD。
假设在两种情况下N沟道管T N为工作管P沟道管T P为负载管。
但是，由于电路是互补对称的，这种假设可以是任意的，相反的情况亦将导致相同的结果。
下图分析了当v I=V DD时的工作情况。
在TN的输出特性i D—v DS（v GSN ＝V DD）(注意v DSN=v O)上，叠加一条负载线，它是负载管T P在v SGP=0V 时的输出特性i D－v SD。
由于v SGP＜V T（V TN=|V TP|=V T），负载曲线几乎是一条与横轴重合的水平线。
两条曲线的交点即工作点。
显然，这时的输出电压v OL≈0V（典型值＜10mV ，而通过两管的电流接近于零。
这就是说，电路的功耗很小（微瓦量级）下图分析了另一种极限情况，此时对应于v I＝0V。
此时工作管T N在v GSN ＝0的情况下运用，其输出特性i D－v DS几乎与横轴重合，负载曲线是负载管T P在v sGP＝V DD时的输出特性i D－v DS。
由图可知，工作点决定了V O＝V OH≈V DD；通过两器件的电流接近零值。
可见上述两种极限情况下的功耗都很低。
由此可知，基本CMOS反相器近似于一理想的逻辑单元，其输出电压接近于零或+V DD，而功耗几乎为零。
2.传输特性下图为CMOS反相器的传输特性图。
图中V DD=10V，V TN=|V TP|=V T= 2V。
高二物理竞赛课件CMOS反相器的静态输入和输出特性
1. 与非门
2.或非门
带缓冲极的CMOS门
1、与非门
存在的缺点： (1) : 输 1则RO RON 2 RON 4 2RON
A
0, B
0则RO
RON1
//
RON 3
1 2
RON
A 0, B 1则RO RON1 RON
A 1, B 0则RO RON3 RON
1( T
t2
t1 iT dt
t4
t3 iT dt )
静态功耗极小，与动态功耗相比，可以忽略
三、动态功耗
3.总的动态功耗 PD PT PC
2.负载电容充放电功耗PC 当VI ,VDD经T 1向CL充电，有iP 当VI , CL经T 2放电，有iN 可得平均功耗
PC CL fVD2D
3.3.5 其他类型的CMOS门电路 一、其他逻辑功能的门电路
一、传输延迟时间 1.原因：CI和CL充放电，因为RON 较大所以CL充放电影响也较大 ; 2.tPHL , tPLH 受CL、VDD影响 ; 3.tPHL tPLH，74HC系列为10ns，74AHC系列为5ns。
二、交流噪声容限 三、动态功耗
1.导通功耗
PT
VDD ITAV , 其中ITAV
CMOS 反相器的静态输入 和输出特性
CMOS 反相器的静态输入和输出特性 一、输入特性
二、输出特性
1.低电平输出特性VOL f (IOL ) 同样的IOL下，VGS VOL
二、输出特性
1.高电平输出特性VOH f (IOH ) 同样的IOH下，VGS VOH 越少
3.3.4 CMOS反相器的动态特性
(2)输出的高低电平受输入端数目的影响
输入端越多，VOL越高，VOH 也更高 (3)使T2、T4的VGS达到开启电压时， 对应的VI 值不同
02-9.1 CMOS反相器电路及其特性-课件
图1 CMOS反相器
（a）结构示意图（b）电路图
]
,[)(DD SS I P th GS V V V V ∈+
当V I =V IL =0时
当V I =V IH =V DD 时
⎪⎩⎪⎨⎧<=>=N
th GS GS GS P th GS DD GS V v v V V v )(21)(10)(为负且⎪⎩⎪⎨⎧>=<=N
th GS DD GS P
th GS GS V V v V v )(2)(10输出V=V OH ≈V DD
输出V=V OL ≈0
Vo
静态功耗低
噪声容限高
工作速度快
在CMOS 反相器中，无论电路处于何种状态，T N 、T P 中总有一管截止，所以其静态功耗极低，有微功耗电路之称。
CMOS 反相器的阈值电压U TH =V DD /2,即两管状态在v I =V DD /2处转换，因此其噪声容限接近50%。
CMOS 反相器工作时总有一管导通，且导通电阻较小，为低阻回路,所以带容性负载时，充放电速度很快，CMOS 反相器的t pd ≈10ns 。
第三章CMOS反相器介绍及设计
再生能力抑制噪声
Department of Microelectronics, PKU，Xiaoyan Liu
再生的条件
为了具备再生能力，在VTC的不定区域具有大于1的增益
Department of Microelectronics, PKU，Xiaoyan Liu
最大噪声容限
理想反相器
0 V dd V tp V i V dd 截止 2 p I p 2 V i V tp V dd V 0 V tp V i V dd V tp 饱和 2 2 p V V V 线性 V V V V i tp dd i tp 0 i V 0 V tp 2
如果输入信号由于噪声而偏离额定值，则输出电压也会偏离原先的额定值
V
' OUT
dVOUT f VIN VIN 高阶项（忽略） dVIN
扰动后的电压＝额定电压＋增益x外部干扰
如果输出电压的增益的数量级小于1，则输入扰动不会被放大，因而造成的 输出扰动较小；否则，输入端的小小干扰将会使输出电压有一很大的扰动。 定义
第三章 CMOS反器
第一节 反相器的特性
第二节 CMOS反相器
第三节 CMOS反相器的设计
第四节 环振和反相器链
Department of Microelectronics, PKU，Xiaoyan Liu
第一节 反相器的特性
一、直流特性
1、定义
符号
反相器是实现只有一个输入变量的最基本的逻辑门电路
输入电压下降到V50%时和输出电压 上升到V50%时之间的延迟时间
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(fF/m2)
Co
(fF/m)
Cj
(fF/m2)
mj
b
(V)
Cjsw
(fF/m)
mjsw 0.44 0.32
bsw
(V)
NMOS PMOS
6 6
0.31 0.27
2 1.9
0.5 0.9 0.48 0.9
0.28 0.22
0.9 0.9
CSE477 L08 Capacitance.15
Irwin&Vijay, PSU, 2003
CSE477 L08 Capacitance.9
MOS Diffusion Capacitances
The junction (or diffusion) capacitance is from the reverse-biased source-body and drain-body pn-junctions.
CSE477 L08 Capacitance.16 Irwin&Vijay, PSU, 2003
Gate-Drain Capacitance: The Miller Effect
M1 and M2 are either in cut-off or in saturation. The floating gate-drain capacitor is replaced by a capacitance-to-ground (gate-bulk capacitor).
Irwin&Vijay, PSU, 2003
CSE477 L08 Capacitance.12
Reverse-Bias Diode Junction Capacitance
2 1.5
abrupt (m=1/2)
Cj (fF)
1 0.5 0 -5 -4 -3 -2 -1 VD (V) 0 1
linear (m=1/3)
M2 pdrain
CG4 CDB2
M4
Vin
Vout
Cw CDB1 CG3
M3
Vout2
CGD12 ndrain
M1
intrinsic MOS transistor capacitances extrinsic MOS transistor (fanout) capacitances wiring (interconnect) capacitance
90%
output waveform
50% 10%
signal slopes
tf
CSE477 L08 Capacitance.2
tr
t
Irwin&Vijay, PSU, 2003
CMOS Inverter: Dynamic
Transient, or dynamic, response determines the maximum speed at which a device can be operated.
MOS Channel Capacitances
The gate-to-channel capacitance depends upon the operating region and the terminal voltages CGD = CGCD + CGDO
D
CGS = CGCS + CGSO
G
VGS
S
-
+
D
n+
n+
n channel
p substrate
depletion region
CSB = CSdiff
B
CSE477 L08 Capacitance.10
CDB = CDdiff
Irwin&Vijay, PSU, 2003
Source Junction View
channel-stop implant (NA+) W source bottom plate (ND)
CSE477 L08 Capacitance.1
Irwin&Vijay, PSU, 2003
Review: Delay Definitions
Vin Vout
Vin
Propagation delay input waveform
50%
tp = (tpHL + tpLH)/2 t
tpHL Vout
tpLH
Irwin&Vijay, PSU, 2003
Review: Sources of Capacitance
Vin Vout CL CG4
M4
Vout2
M2VinCGFra bibliotek12pdrain
ndrain
CDB2 CDB1
Vout
Cw
M3
Vout2
M1
CG3
intrinsic MOS transistor capacitances extrinsic MOS transistor (fanout) capacitances wiring (interconnect) capacitance
where Cj0 is the capacitance under zero-bias conditions (a function of physical parameters), 0 is the built-in potential (a function of physical parameters and temperature) and m is the grading coefficient
NMOS
VT0(V) 0.43
VDSAT(V) 0.63
k’(A/V2) 115 x 10-6
PMOS
CSE477 L08 Capacitance.8
-0.4
-0.4
-1
-30 x 10-6
-0.1
Irwin&Vijay, PSU, 2003
Average Distribution of Channel Capacitance
VGS
G
+
S
-
n+
n+
n channel
CGB = CGCB
p substrate
depletion region
B
CSE477 L08 Capacitance.7 Irwin&Vijay, PSU, 2003
Review: Summary of MOS Operating Regions
Cutoff (really subthreshold) VGS VT
Review: Reverse Bias Diode
All diodes in MOS digital circuits are reverse biased; the dynamic response of the diode + is determined by depletion-region charge or VD junction capacitance Cj = Cj0/((1 – VD)/0)m
ID = k’ W/L [(VGS – VT)VDS – VDS2/2] (1+VDS) (VDS)
Saturated (Constant Current) VDS VDSAT = VGS - VT
IDSat = k’ W/L [(VGS – VT)VDSAT – VDSAT2/2] (1+VDS) (VDS) (V0.5) 0.4 (V-1) 0.06
lateral diffusion Source n+ Poly Gate
Top view
xd
Ldrawn
xd
Drain W n+
n+
Leff
tox n+
Overlap capacitance (linear) CGSO = CGDO = Cox xd W = Co W
CSE477 L08 Capacitance.6 Irwin&Vijay, PSU, 2003
m = ½ for an abrupt junction (transition from n to p-material is instantaneous) m = 1/3 for a linear (or graded) junction (transition is gradual)
Nonlinear dependence (that decreases with increasing reverse bias)
Exponential in VGS with linear VDS dependence ID = IS e (qVGS/nkT) (1 - e -(qVDS/kT) ) (1 - VDS) where n 1
Strong Inversion VGS > VT
Linear (Resistive) VDS < VDSAT = VGS - VT
Operation Region CGCB CGCS CGCD CGC CG
Cutoff
Linear (Resistive) Saturation
CoxWL
0 0
0
CoxWL/2 (2/3)CoxWL
0
CoxWL/2 0
CoxWL
CoxWL
CoxWL + 2CoW
CoxWL + 2CoW
(2/3)CoxWL (2/3)CoxWL + 2CoW