一种新型扫频仪的设计

FOUT
=
FS
×
FTW 232
（ 3）
系统选用 25 MHz 有源晶振，通过设置寄存器中的
倍频 参 数，使 AD9959 内 部 的 锁 相 环 电 路 倍 频 产 生
500 MHz的系统时钟，这一设置D9959 的技术手册，设计电路如图 5 所示。
图 5 DDS 电路设计
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电子·电路
马文瑞，等： 一种新型扫频仪的设计
图 6 PLL 电路设计
4 结束语
该扫频仪系统采用 DSP + FPGA 结构的设计方案。 信号源是设计中的一个重要环节，决定了整个系统的 指标和设计复杂度。本文在介绍 PLL 和 DDS 原理的 基础上选用 DDS 激励 PLL 完成射频扫频信号源的设 计，充分利用了 DDS 输出频率的灵活性和高分辨率， 以及 PLL 电路的高输出频率，实现了优势互补。
由 PLL 工作机理可知，当输出频率和分辨率越高
时，倍频次数 N 很大，相位噪声恶化。而全数字结构
的 DDS 也有不足： 输出频率低，输出谱中杂散多，故
难以应用于射频频率段。适当地组合 PLL 和 DDS 技术
实现 优 势 互 补，可 以 使 合 成 信 号 兼 顾 两 者 的 优 点， DDS + PLL 频率合成主要有 3 种［6 －7］： （ 1） DDS 激励锁 相环； （ 2） PLL 内嵌 DDS； （ 3） PLL 与 DDS 环外混频。
［4］ 葛健． 基于 AD9858 宽带线性扫频源研究［D］． 南京： 南京理工大学，2005．
［5］ 徐媛媛． 基于 AD9858 的 DDS + PLL 频率合成器［J］． 实 验科学与技术，2009，7（ 5） ： 4 － 6．
［6］ 邓贤进，李家胤，张健，等． 宽带锁相扫频源设计［J］． 现代电子技术，2005（ 24） ： 123 － 126．
参考文献
段： （ 1） 直接频率合成技术； （ 2） 锁相频率合成技术 （ PLL） ； （ 3） 直接数字频率合成技术（ DDS） 。
直接频率合成由于采用了大量的混频、分频、倍
研究生。研究方向： 电子设计自动化与嵌入式技术。
频和滤波，使得频率合成器体积庞大、成本高、不易
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［7］ 干敏梁，聂佰玲． 基于 C8051F060 SOC 芯片的高频网络 分析仪［J］． 测控技术，2006，25（ 增刊） ： 271 － 273．
檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪
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4 结束语
本文给出了完全用 FPGA 实现 无 线 传 感 器 网 络 MAC 控制器的设计方法，该方法只需外接物理层芯 片和 MCU 便可完成网络功能。从而有效降低了成本， 减少了版面积，提高了整个系统的集成度。
图 1 扫频仪系统设计框图
DSP 作为主控芯片完成整个系统的控制及采集后 的数据处理，FPGA 的应用使 DSP 接口控制简单容易 实现。编写 DSP 程序，可以设置频率起止点和步进， 完成频率扫描。
2 DDS + PLL 结构频率合成法原理
大，灵活性强，能够进行编程、除错、再编程和重复 操作，可以充分地进行设计开发和验证。因此由 DSP 芯片和 FPGA 可编程逻辑器件所组成的控制及数据处 理模块外围电路少，运算速度快。
设计锁相环电路，对 DDS 输出信号完成 32 倍频， 频率步进为 10 Hz。后续混频电路将该路信号作为本 振信号，所以其相位噪声和杂散指标对最终输出信号 的相位噪声以及杂散有着直接的影响。考虑鉴相频率 范围、相位噪声等指标，设计选用 Analog Devices公 司的 PLL 频率合成器 ADF4107。ADF4107 由低噪声数 字鉴频鉴相器、精密电荷泵、可编程参考分频器、可 编程 A 和 B 计数器以及双模预分频器（ P /（ P + 1） ） 组
参考文献
［1］ 代阳，李刚，陈欣，等． 电子测量技术的应用与发展 ［J］． 计量与测试技术，2010，37（ 8） ： 10 － 11．
［2］ 朱国锋． 基于 DSP 的频率特性分析仪设计［D］． 西安： 西安电子科技大学，2010．
［3］ Vadim Manassewitsch． 频率合成原理与设计［M］． 何松 柏，宋亚梅，鲍 景 富，等，译． 北 京： 电 子 工 业 出 版 社，2008．
图 2 锁相环结构图
PD 检测 f1 与 f2 相位差，输出平均值与该相位差 成比例的直流电流。PD 产生的脉冲电流经过 LF 产生
调节电压，该电压驱动 VCO 来增加或减小输出频率
直到 PD 平均输出为零。输出信号 FOUT为
FOUT
=
N
×
XTAL R
（ 1）
2. 3 DDS 技术
DDS 技术从相位的角度出发直接进行频率合成，
1 扫频仪系统设计
该系统的设计主要由控制及数据处理电路、扫频 信号源电路、幅度检测电路、相位检测电路、键盘输 入及显示电路构成［2］。控制及数据处理电路采用 DSP + FPGA 的 结 构 设 计，DSP 具 有 强 大 的 数 据 处 理 能 力、较高的运行速度和稳定 的 性 能，而 FPGA 容 量
2. 1 频率合成技术 频率合成是由一个或几个参考频率源产生一个或
多个频率的系统元件的组合［3 － 4］。随着技术的进步， 尤其是迅速发展的通信领域对于频率精度和稳定度的
要求越来越高，频率合成技术也受到了越来越多的挑
战。总地来说，频率合成技术的发展经过了 3 个阶
收稿日期： 2010-12-13 作者简介： 马 文 瑞 （ 1985 － ） ，男，硕 士 研 究 生。研 究 方 向： 电子设计自动化与嵌入式技术。杨培君 （ 1986 － ） ，男，硕士
AD9959 是 Analog Devices 公司生产的一款高采样
频率、高精度的 DDS 芯片，由 4 个直接数字频率合
成器内核构成，每个通道均可提供独立的频率、相位
和幅度控制。最高采样频率 500 MHz，最高输出时钟
频率 250 MHz，频率分辨率可达 0. 12 Hz，能够满足
系统的设计要求。设系统时钟为 FS，FTW 为频率控 制字，则 DDS 输出频率与控制字的关系为
成。A（ 6 位） 、B（ 13 位） 计数器与双模预分频器（ P / （ P + 1） ） 配合，可实现 N 分频器（ N = BP + A） 。此外， 14 位 参 考 分 频 器 （ R 分 频 器 ） 允 许 PFD 输 入 端 的 REFIN频率为可选值。如果频率合成器与外部环路滤 波器和电压控制振荡器（ VCO） 一起使用，则可以实现 完整的锁相环。ADF4107 最高鉴相频率为104 MHz， 相噪基为 － 219 dBc / Hz，采用 ADIsimPLL 软件可以方 便的仿真并设计出外部锁相环路滤波器。
Design of a Novel Frequency Sweeper
Ma Wenrui，Yang Peijun （ School of Electronic Engineering，Xidian University，Xi'an 710071，China） Abstract A new RF sweeping system based on a structure composed of DSP and FPGA is presented，with focus on the design of the sweeping signal generator． The trend of frequency synthesizers is discussed． After introducing the theory of phase locked loop and direct digital frequency synthesis technology，a design of signal generator based on the DDS + PLL structure is put up in the end of this paper． Keywords DSP； frequency sweeper； PLL； DDS
DDS 激励锁相环方式电路简单，但是 DDS 的杂 散和相位噪声在带内被恶化，其频率分辨率也会由于 PLL 的倍频作用下降到原来的 1 / N。PLL 内嵌 DDS 难 点在于系统中的带通滤波器很难实现，杂散抑制也难 以获得比较高的指标。设计要求实现 100 ～ 1 000 MHz 的全程扫频信号源，而环外混频方式只能在一个较窄 的频率范围内实现。综合考虑成本及电路实现的难易 程度，该方案选择 DDS 激励锁相环的方式实现射频 扫频信号源的设计。由于输出的频段较宽，将频段搬 到较高的频段实现，降低相对带宽，然后下混频得到 所需频段。实现原理框图，如图 4 所示。
图 4 DDS 激励锁相环频率合成方法结构框图
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马文瑞，等： 一种新型扫频仪的设计
电子·电路
3 扫频信号源电路设计
设计使用晶体振荡器，一路由锁相环频率合成器 产生 2 180 MHz 信号作为混频射频信号，可以选择博 威公司的固定锁相频率源 MPS2180； 另一路由主控芯 片 DSP 控制 DDS 产生 71. 25 ～ 99. 375 MHz 的信号， 经过滤波之后由 PLL 电路锁相至 2 280 ～ 3 180 MHz。 低通滤波器（ LPF2） 的作用是滤除混频后产生的高频 分量，采用 Mini_Circuits 公司的低通滤波器 LFCN － 1400，通带范围 DC ～ 1 400 MHz，在 1 000 MHz 时的 插入损耗为 0. 41 dB。