基于ise的数字秒表的设计与仿真--学位论文

数字秒表设计实验报告学院（系）：专业：学号：学生姓名：指导教师：目录摘要 (4)1 引言 (6)1.1FPGA的开发 (6)1.2VHDL语言的使用 (7)1.3 ISE简介 (8)1.4modelsim仿真软件的使用 (8)2 数字秒表的设计 (9)2.1 时间的概念 (9)2.2 实验任务及要求 (9)2.3 系统需求和解决方案 (10)2.3.1分频器设计 (12)2.3.2按键消抖电路设计 (12)2.3.3控制器设计 (13)2.3.4计数器设计 (13)2.3.5锁存器设计 (14)2.3.6扫描显示和控制电路设计 (14)2.3.7模块综合 (15)3 数字秒表的仿真结果 (15)3.1各仿真结果 (16)3.2分频器仿真 (16)3.3计数器仿真 (16)4实验结论 (16)参考文献 (17)附录 (17)摘要本次实验设计使用的软件ISE主要功能包括设计输入、综合、仿真、实现和下载，涵盖了可编程逻辑器件开发的全过程，从功能上讲，完成CPLD/FPGA的设计流程无需借助任何第三方EDA软件。

而本次设计目的在于设计一个可以自动计数、清零、锁存、暂停的、显示范围为59分59秒，精确度为百分之一秒的数字秒表并熟练利用modelsim仿真软件进行仿真并从中不断检验错误，修改程序达到学习提高的效果。

为达到实验目的，本设计分为：分频器，锁存器，计数器，控制器及消抖电路。

关键词：ISE；modelsim仿真；数字秒表设计；FPGA可编程逻辑器件；检验；学习AbstractThe ISE software used in experimental design the main function including design, implementation, integration, simulation and download, covers the whole process of the development of programmable logic devices, tell from the function, completed the design of CPLD/FPGA without using any third-party EDA software. And the purpose of the design is to design an automatic counting, reset, latches, suspended, display area for 59 minutes and 59 seconds, accuracy of one percent second digital stopwatch and skilled use of the modelsim simulation software simulation and continuous inspection error, modify the program to improve learning effect. For the purpose of the experiment, the design is divided into: frequency divider, latch, counter, controller and shake circuit.Key words: ISE; modelsim; digital stopwatch; The FPGA programmable logic devices；check；learn1引言在传统的硬件电路设计中, 主要的设计文件是电路原理图, 而采用硬件描述语言(VHDL) 设计系统硬件电路时主要使用VHDL 编写源程序。

所谓硬件描述语言, 就是该语言可以描述硬件电路的功能、信号连接关系及定时关系。

EDA代表了当今电子设计技术发展的方向,它的基本特征是:设计人员按照“自顶向下”的设计方法，对整个系统进行方案设计和功能划分系统的关键电路,用一片或几片专用集成ASI实现，然后采用硬件描述语言(HDL)完成系统设计，最后通过综合器和适配器生成最终的目标,这样的设计方法被称为高层次的电子设计。

高层次的设计给我们提供了一种“自顶向下”(Top2Down)的全新设计方法，这种方法首先从系统入手,在顶层进行功能方框图的划分和结构设计.在方框图一级进行仿真、纠错并用硬件描述语言对高层的系统进行描述，在系统一级进行验证，然后用综合优化工具生成具体的门电路网表。

1.1 FPGA的开发使用FPGA（Field－Programmable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。

它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。

FPGA的开发相对于传统PC、单片机的开发有很大不同。

FPGA以并行运算为主，以硬件描述语言来实现；相比于PC或单片机的顺序操作有很大区别，也造成了FPGA 开发入门较难。

FPGA开发需要从顶层设计、模块分层、逻辑实现、软硬件调试等多方面着手。

一个完整的设计流程包括电路设计与输入、功能方针、设计综合、综合后仿真、设计实现布线后仿真与下载、实验板调试等主要步骤，如下图(1)示图(1) FPGA开发流程1.2 VHDL语言的使用VHDL主要用于描述数字系统的结构，行为，功能和接口。

除了含有许多具有硬件特征的语句外，VHDL的语言形式和描述风格与句法是十分类似于一般的计算机高级语言。

VHDL的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可视部分，及端口）和内部（或称不可视部分），既涉及实体的内部功能和算法完成部分。

在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。

这种将设计实体分成内外部分的概念是VHDL系统设计的基本点。

VHDL 语言能够成为标准化的硬件描述语言并获得广泛应用，它自身必然具有很多其他硬件描述语言所不具备的优点。

归纳起来，VHDL 语言主要具有以下优点：（1） VHDL 语言功能强大，设计方式多样。

（2） VHDL 语言具有强大的硬件描述能力。

（3） VHDL 语言具有很强的移植能力。

（4） VHDL 语言的设计描述与器件无关。

（5） VHDL 语言程序易于共享和复用。

VHDL 程序结构特点是将一个电路模块或一个系统分成端口和内部功能算法实现两部分。

对于一个电路模块或者数字系统而言, 定义了外部端口后, 一旦内部功能算法完成后, 其他系统可以直接依据外部端口调用该电路模块或数字系统, 而不必知道其内部结构和算法。

VHDL 的特点使得电子系统新的设计方法一一“自顶向下”设计方法更加容易实现。

可以先对整个系统进行方案设计, 按功能划分成若干单元模块, 然后对每个单元模块进一步细分编程, 直到简单实现的单元电路。

VHDL 支持硬件的设计、验证、综合和测试, 以及硬件设计数据的交换、维护、修改和硬件的实现, 具有描述能力强、生命周期长、支持大规模设计的分解和已有设计的再利用等优点。

1.3 ISE软件的使用ISE的主要功能包括设计输入、综合、仿真、实现和下载，涵盖了可编程逻辑器件开发的全过程，从功能上讲，完成CPLD/FPGA的设计流程无需借助任何第三方EDA软件。

下面简要说明各功能的作用：设计输入：ISE提供的设计输入工具包括用于HDL代码输入和查看报告的ISE文本编辑器（The ISE Text Editor），用于原理图编辑的工具ECS（The Engineering CaptureSystem），用于生成IP Core的Core Generator，用于状态机设计的StateCAD以及用于约束文件编辑的Constraint Editor等。

综合：ISE的综合工具不但包含了Xilinx自身提供的综合工具XST，同时还可以内嵌Mentor Graphics公司的Leonardo Spectrum和Synplicity公司的Synplify，实现无缝链接。

仿真：ISE本身自带了一个具有图形化波形编辑功能的仿真工具HDL Bencher，同时又提供了使用Model Tech公司的Modelsim进行仿真的接口。

实现：此功能包括了翻译、映射、布局布线等，还具备时序分析、管脚指定以及增量设计等高级功能。

下载：下载功能包括了BitGen，用于将布局布线后的设计文件转换为位流文件，还包括了IMPACT，功能是进行芯片配置和通信，控制将程序烧写到FPGA芯片中去。

ISE使用的整体开发流程为：建立新工程→建立源文件→编写工程代码→行为仿真→各模块综合→管脚约束→功能实现→时序仿真→生成bit流文件→下载到实验板上调试。

1.4 Modelsim仿真软件的使用仿真是指在软件环境下，验证电路的行为和设计意图是否一致。

Modelsim是一种第三方EDA仿真工具，它是由Model公司开发的，它支持Verilog、VHDL以及两者的混合仿真，可以将整个程序分步执行，它在程序执行的任何步骤任何时刻都可以查看任意变量的当前值，可以查看某一单元或模块的输入输出的连续变化等。

其主要特点是仿真速度快，仿真精度高，而且支持VHDL、Verilog HDL以及两者的混合使用，是目前业界最流行最通用的仿真器之一。

Modelsim仿真步骤分为以下5步：（1）建立库；（2）映射库到物理目录；（3）编译源代码，包括所有的HDL代码和Testbench；（4）启动仿真器并加载设计顶层；（5）执行仿真；一般来说，仿真分为三种类型，即功能仿真、综合后功能仿真和时序仿真，分别对应于设计输入后、综合完成后、布局布线完成后等步骤，这些步骤也是仿真的切入点。

(1)功能仿真功能仿真也称为前仿真，主旨在于验证电路功能是否符合设计要求，其特点是不考虑电路门延时与路径延时，考察重点为电路在理想环境下的行为和设计构想是否一致。

可综合FPGA仿真代码是用RTL级代码语言描述的，功能仿真的输入是设计的RTL代码，也就是HDL源文件与Testbench.。

(2)综合后仿真综合后仿真的主旨在于验证综合后的电路结构是否与设计意图相符，是否存在歧义综合结果。

综合后仿真的输入是从综合得到的一般性逻辑网表抽象出的仿真模型和综合产生的延时文件，综合时的延时文件仅仅能估算门延时，而不包含布线延时信息，所以延时信息不十分准确。

(3)时序仿真时序仿真也称为布局布线后仿真或者后仿真，是指电路已经映射到特定的工艺环境后，综合考虑电路的路径延时与门延时的影响，验证电路的行为是否能够在一定时序条件下满足设计构想的功能。