第五章 锁存器和触发器
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5、锁存器和触发器.
触发器是一种对脉冲边沿敏感的存储电路，它们只有在作为触 发信号的时钟脉冲上升沿或下降沿的变化瞬间才能改变状态
由与非门组成的基本RS锁存器
逻辑符号 逻辑图
定义： Q端状态定义为锁存器的状态 Qn定义为现态，锁存器接收输入信号之前的状态，也就是锁存器
原来的稳定状态。 Qn+1定义为次态，锁存器接收输入信号之后所处的新的稳定状态。
注：L*和H*表示CP脉冲上升沿到来之前瞬间的电平
输出 QQ LH HL
SD
S
Q
D 1D
CP
C1
Q
RD
R
逻辑符号
维持阻塞触发器
74F系列集成逻辑电路是高速TTL电路。下图为74F74中D触发器的逻辑 图，以此为例介绍维持阻塞触发器的工作原理
SD
S
Q
D 1D
CP
C1
Q
RD
R
逻辑符号
利用传输延迟的触发器
G12
G11
&
>1
Q
K
G4
& Q4
G13
&
器状态
QN
注：DN和QN的 下标表示第N位
使能和读锁存器
L
H
L
L
L
锁存器。
（传送模式）
L
H
H
H
H
L*和H*表示门控
锁存和读锁存器
L
L
L*
L
L
电平LE由高变
L
L
H*
H
H
低之前瞬间DN
锁存和禁止输出
H
×
×
×
高阻
的电平。
CMOS主从D触发器
主锁存器
由与非门组成的基本RS锁存器
逻辑符号 逻辑图
定义： Q端状态定义为锁存器的状态 Qn定义为现态，锁存器接收输入信号之前的状态，也就是锁存器
原来的稳定状态。 Qn+1定义为次态，锁存器接收输入信号之后所处的新的稳定状态。
注：L*和H*表示CP脉冲上升沿到来之前瞬间的电平
输出 QQ LH HL
SD
S
Q
D 1D
CP
C1
Q
RD
R
逻辑符号
维持阻塞触发器
74F系列集成逻辑电路是高速TTL电路。下图为74F74中D触发器的逻辑 图，以此为例介绍维持阻塞触发器的工作原理
SD
S
Q
D 1D
CP
C1
Q
RD
R
逻辑符号
利用传输延迟的触发器
G12
G11
&
>1
Q
K
G4
& Q4
G13
&
器状态
QN
注：DN和QN的 下标表示第N位
使能和读锁存器
L
H
L
L
L
锁存器。
（传送模式）
L
H
H
H
H
L*和H*表示门控
锁存和读锁存器
L
L
L*
L
L
电平LE由高变
L
L
H*
H
H
低之前瞬间DN
锁存和禁止输出
H
×
×
×
高阻
的电平。
CMOS主从D触发器
主锁存器
数字逻辑设计课件 第5章锁存器与触发器
RS触发器 D触发器 JK触发器 T触发器 T'触发器
电路结构
基本RS结构 同步RS结构
主从结构 维持阻塞结构
边沿结构
触发方式
电平触发 脉冲触发 边沿触发
触发器作为一个独立的功能模块，使用者主要关注 触发器的逻辑功能和触发方式。
二、锁存器与触发器的区别
二者的触发方式不同
锁存器采用电平触发方式。 触发器采用脉冲触发方式和边沿触发方式。
逻辑符号
约束条件当：有R效信S号撤1消时，即 R S 1 ，
Q 1,Q 1 的状态不能自行保持，称为无效态。
2. 基本RS锁存器的功能描述 （1）状态转移真值表
将锁存器的次态Qn+1与现态Qn，以及输入信号之间 的逻辑关系用表格的形式表示出来，称为状态转移真值表， 简称状态表。
基本RS锁存器的状态表
1. D触发器转换为JK触发器
D触发器的特性方程：
JK触发器的特性方程：
Q n1 D
Q n1 J Q n K Q n
令： D J Q n K Q n
Q
Q
CP
J
DQ
Q
K
2. D触发器转换为T和T′ 触发器
D触发器的特性方程： Q n1 D
T触发器的特性方程： Q n1 T Q n T Q n T Q n
"1"
TQ CP
Q
Q1 CP
D Q Q2 CP
Q
Q1
“0” JQ
Q3
J Q Q4 Q2
CP
CP
Q3
KQ
"1" K Q
Q4
（2）特性方程 描述锁存器逻辑功能的函数表达式称为特性方程，
又称状态方程或次态方程。 次态Qn来自1的卡诺图Qn基本RS锁存器的特性方程
电路结构
基本RS结构 同步RS结构
主从结构 维持阻塞结构
边沿结构
触发方式
电平触发 脉冲触发 边沿触发
触发器作为一个独立的功能模块，使用者主要关注 触发器的逻辑功能和触发方式。
二、锁存器与触发器的区别
二者的触发方式不同
锁存器采用电平触发方式。 触发器采用脉冲触发方式和边沿触发方式。
逻辑符号
约束条件当：有R效信S号撤1消时，即 R S 1 ，
Q 1,Q 1 的状态不能自行保持，称为无效态。
2. 基本RS锁存器的功能描述 （1）状态转移真值表
将锁存器的次态Qn+1与现态Qn，以及输入信号之间 的逻辑关系用表格的形式表示出来，称为状态转移真值表， 简称状态表。
基本RS锁存器的状态表
1. D触发器转换为JK触发器
D触发器的特性方程：
JK触发器的特性方程：
Q n1 D
Q n1 J Q n K Q n
令： D J Q n K Q n
Q
Q
CP
J
DQ
Q
K
2. D触发器转换为T和T′ 触发器
D触发器的特性方程： Q n1 D
T触发器的特性方程： Q n1 T Q n T Q n T Q n
"1"
TQ CP
Q
Q1 CP
D Q Q2 CP
Q
Q1
“0” JQ
Q3
J Q Q4 Q2
CP
CP
Q3
KQ
"1" K Q
Q4
（2）特性方程 描述锁存器逻辑功能的函数表达式称为特性方程，
又称状态方程或次态方程。 次态Qn来自1的卡诺图Qn基本RS锁存器的特性方程
第5章 锁存器与触发器
《数字电路与逻辑设计》
3) 状态转换图与激励表
将锁存器两个状态之间的转换及其所需要的输 入条件用图形的方式表示称为状态转换图（简称为 状态图），用表格的形式表示则称为激励表。
基本SR锁存器的状态图如下图所示，表5-2为 其激励表。
表5-2 基本SR锁存器的激励表
SD=0
RD=´
0
SD=1 RD=0
《数字电路与逻辑设计》
第5章 锁存器与触发器
本章主要内容
5.1 基本锁存器及其描述方法 5.2 门控锁存器 5.3 脉冲触发器 5.4 边沿触发器 5.5 逻辑功能和动作特点
《数字电路与逻辑设计》
本章重点：
掌握锁存器与触发器的电路结构、逻辑 功能和动作特点
本章难点：
触发器的工作原理
《数字电路与逻辑设计》
此外，锁存器的功能还可以用状态转换图和激 励表表示。
《数字电路与逻辑设计》
1) 特性表（真值表） 基本锁存器的特性表如表5-1所示。
表5-1 基本SR锁存器特性表 与非门构成的锁存器 或非门构成的锁存器 SD RD Q Q* SD RD Q Q* 1 1 0 0 0000 1 1 1 1 0011 1 0 0 0 0100 1 0 1 0 0110 0 1 0 1 1001 0 1 1 1 1011 0 0 0 × 1 1 0× 0 0 1 × 1 1 1×
《数字电路与逻辑设计》
(2) CLK为高电平时， 由于SD=(S·CLK)=S、RD=(R·CLK)=R，因 此门控锁存器将根据输入信号S和R实现其相应的 功能。
将SD=S、RD=R代入到基本锁存器的特性方 程Q*=SD+RD·Q，可得到门控锁存器的特性方程为
Q*=S+R·Q
5、触发器
R D = 1， D = 0 S
RD = SD = 1
0
１
RD = 1 SD =
D锁存器的定时图 74HC/HCT373: 8D锁存器 4.典型集成电路
5.3 触发器的电路结构和工作原理
E 锁存器：（高）电平响应 锁存器在E为低电平时，不接受输入激励信号，状态保持不变； 当E为高电平时，锁存器接受输入激励信号，状态发生转移。 在E＝1且脉冲宽度较宽时，锁存器输出状态将随着输入信号 的变化出现连续不停的多次翻转。如果要求每来一个E脉冲锁
RDSD Qn 0 1 00 × × 01 0 0 11 0 1 10 1 1
图5-1-3
基本触发器卡诺图
特征方程：
由于S D和R D同时为0又同时恢复为 时，状态Q n1是不确定 1 的，所以输入信号S D和R D应满足S D R D = 1。
３、状态转移图 描述触发器状态变化及其相应输入条件的一种图形。
( 3) 当 R = 0， S = 0时，锁存器状态保持不 变，说明锁存器
具有保持功能。 ( 4) 当 R = 1， S = 1时，则Q = 0，Q = 0。
此时如果两个输入信号同时发生由0到1的变化，则会出现 所谓竞争现象。由于两个或非门的延迟时间无法确定，使得触 发器最终稳定状态也不能确定。约束条件：SR=0
存 器仅翻转一次，则对钟控信号约定电平的宽度有极其苛刻
的要求。为了避免多次翻转，必须采用其他的电路结构。 触发：在时钟脉冲作用下的电路状态刷新。 CP 上升沿触发 CP 下降沿触发
主要的三种电路结构:主从触发器、维持阻塞触发器、 利用传输延迟的触发器。
5.3.1 主从触发器
1.工作原理
主锁存器 D
1.逻辑门控D锁存器
RD = SD = 1
0
１
RD = 1 SD =
D锁存器的定时图 74HC/HCT373: 8D锁存器 4.典型集成电路
5.3 触发器的电路结构和工作原理
E 锁存器：（高）电平响应 锁存器在E为低电平时，不接受输入激励信号，状态保持不变； 当E为高电平时，锁存器接受输入激励信号，状态发生转移。 在E＝1且脉冲宽度较宽时，锁存器输出状态将随着输入信号 的变化出现连续不停的多次翻转。如果要求每来一个E脉冲锁
RDSD Qn 0 1 00 × × 01 0 0 11 0 1 10 1 1
图5-1-3
基本触发器卡诺图
特征方程：
由于S D和R D同时为0又同时恢复为 时，状态Q n1是不确定 1 的，所以输入信号S D和R D应满足S D R D = 1。
３、状态转移图 描述触发器状态变化及其相应输入条件的一种图形。
( 3) 当 R = 0， S = 0时，锁存器状态保持不 变，说明锁存器
具有保持功能。 ( 4) 当 R = 1， S = 1时，则Q = 0，Q = 0。
此时如果两个输入信号同时发生由0到1的变化，则会出现 所谓竞争现象。由于两个或非门的延迟时间无法确定，使得触 发器最终稳定状态也不能确定。约束条件：SR=0
存 器仅翻转一次，则对钟控信号约定电平的宽度有极其苛刻
的要求。为了避免多次翻转，必须采用其他的电路结构。 触发：在时钟脉冲作用下的电路状态刷新。 CP 上升沿触发 CP 下降沿触发
主要的三种电路结构:主从触发器、维持阻塞触发器、 利用传输延迟的触发器。
5.3.1 主从触发器
1.工作原理
主锁存器 D
1.逻辑门控D锁存器
康华光《电子技术基础-数字部分》配套题库-课后习题(锁存器和触发器)
表 5-4
图 5-9
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5.2.6 试用 1 片八 D 锁存器 74HC373 设计一个能锁存 2 位 BCD 码信号的锁存电路。
假定三态输出使能端 OE ＝0，锁存器原输出 Q7Q6Q5Q4＝1001（9D），Q3Q2Q1Q0＝0100
变。 （3）当 CP 由 1 跳变到 0 后，则再次重复（1）的过程。
5.3.2 触发器的逻辑电路如图 5-12 所示，确定其应属于何种电路结构的触发器。
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图 5-12 解：该电路是由两个逻辑门控 SR 锁存器级联构成的主从 SR 触发器。 5.3.3 触发器的逻辑电路如图 5-13 所示，确定其应属于何种电路结构的触发器。
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第 5 章 锁存器和触发器 5.2 锁存器
5.2.1 分析图 5-1 所示电路的功能，列出功能表。
图 5-1 解：由电路图可得： 因此锁存器的功能表，如表 5-1 所示。
表 5-1
5.2.2 用 CMOS 电路 74HCT02 或非门构成消除机械开关抖动影响的电路如图 5-2 所
示，试画出在开关 S 由位置 A 到 B 时 Q 和 Q 端的波形。如改用 TTL 电路 74LS02 实现，
R1、R2 取值的大致范围为多少?整个电路的功耗会发生什么变化?
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图 5-2
解：开关接通 A 点时，Q＝0， Q=1 。当开关触点拨离 A 点瞬间，由于 Q=1 的作用，
图 5-9
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5.2.6 试用 1 片八 D 锁存器 74HC373 设计一个能锁存 2 位 BCD 码信号的锁存电路。
假定三态输出使能端 OE ＝0，锁存器原输出 Q7Q6Q5Q4＝1001（9D），Q3Q2Q1Q0＝0100
变。 （3）当 CP 由 1 跳变到 0 后，则再次重复（1）的过程。
5.3.2 触发器的逻辑电路如图 5-12 所示，确定其应属于何种电路结构的触发器。
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图 5-12 解：该电路是由两个逻辑门控 SR 锁存器级联构成的主从 SR 触发器。 5.3.3 触发器的逻辑电路如图 5-13 所示，确定其应属于何种电路结构的触发器。
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第 5 章 锁存器和触发器 5.2 锁存器
5.2.1 分析图 5-1 所示电路的功能，列出功能表。
图 5-1 解：由电路图可得： 因此锁存器的功能表，如表 5-1 所示。
表 5-1
5.2.2 用 CMOS 电路 74HCT02 或非门构成消除机械开关抖动影响的电路如图 5-2 所
示，试画出在开关 S 由位置 A 到 B 时 Q 和 Q 端的波形。如改用 TTL 电路 74LS02 实现，
R1、R2 取值的大致范围为多少?整个电路的功耗会发生什么变化?
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图 5-2
解：开关接通 A 点时，Q＝0， Q=1 。当开关触点拨离 A 点瞬间，由于 Q=1 的作用，
数字电路第五章锁存器和触发器
Q3
Q
S 1S
Q
G1 G3
使能信号控制门电路
2、工作原 理
E=0： 状态不变
E=1： Q3 = S Q4 = R R
G4
G2
& Q4 ≥1
Q
状态发生变化。
S=0，R=0：Qn+1=Qn
E
S=1，R=0：Qn+1=1
≥1
&
Q
S=0，R=1：Qn+1=0
S
Q3 G1
G3
S=1，R=1：Qn+1= Ф
逻辑门控SR锁存器的E、S、R的波形如下图虚线上边所示， 锁存器的原始状态为Q = 0，试画出Q3、Q4、Q和Q 的波形。
或非门
G1
G2
Q T1 T4 Q
T3 R
T6 S
T2 T5
初态：R、S信号作用前Q端的 次态：R、S信号作用后Q端的
状态，初态用Q n表示。
状态次态用Q n+1表示。
1) 工作原理 R=0、S=0
状态不变
0 G1
R
≥1
11
Q
R
0 G1
≥1
00
Q
G2 ≥1 S
0
0
Q
若初态 Q n = 1
G2 ≥1 S
建立时间tSU ：保证与D 相关的电路建立起稳定的状态，使触 发器状态得到正确的转换。 保持时间tH ：保证D状态可靠地传送到Q 触发脉冲宽度tW ：保证内部各门正确翻转。 传输延迟时间tPLH和tPHL ：时钟脉冲CP上升沿至输出端新状态 稳定建立起来的时间 最高触发频率fcmax ：触发器内部都要完成一系列动作，需要 一定的时间延迟，所以对于CP最高工作频率有一个限制。
锁存器与触发器习题与参考答案
第5章 锁存器与触发器 习题与参考答案[题5-1] 画出图题5-1所示的SR 锁存器输出端Q 、Q 端的波形，输入端S 与R 的波形如图所示。
（设Q 初始状态为0）S RSRSRQQ....图题5-1解：SR.QQ....[题5-2] 画出图题5-2所示的SR 锁存器输出端Q 、Q 端的波形，输入端S 与R 的波形如图所示。
（设Q 初始状态为0）S RS RQQ...SR....图题5-2解：SR.Q Q......[题5-3] 画出图题5-3所示的电平触发SR 触发器输出端Q 、Q 端的波形，输入端S 、R 与CLK 的波形如图所示。
（设Q 初始状态为0）C1S RSRQQ....CLKS RCLK...图题5-3解：S RCLK..Q Q..[题5-4] 画出图题5-4所示的电平触发D 触发器输出Q 端的波形，输入端D 与CLK 的波形如图所示。
（设Q 初始状态为0）C1D DQQ....CLKDCLK..图题5-4解：DCLK..QQ....[题5-5] 画出图题5-5所示的边沿触发D 触发器输出端Q 端的波形，输入端D 与CLK 的波形如图所示。
（设Q 初始状态为0）C11DD QQ....CLKDCLK ...DQQ....CLKDCLK...C11D （1）（2）图题5-5解：DCLK ...DCLK...（1）（2）QQ....[题5-6] 画出图题5-6所示的边沿D 触发器输出Q 端的波形，CLK 的波形如图所示。
（设Q 初始状态为0）C11D Q 1CLK....CLK.1C11D Q 2CLK .CLK .图题5-6解：CLK....Q1Q2Q3...[题5-7] 试画出图题5-7所示电路输出端Q 1、Q 0端的波形，CLK 的波形如图所示。
（设Q 初始状态为0）CLK.....图题5-7解：..CLK...Q0Q1[题5-8] 画出图题5-8所示的JK 触发器输出Q 端的波形，输入端J 、K 与CLK 的波形如图所示。
第五章 锁存器和触发器
Q0
Q 1
状态保持 ④ R=1，S=1
Q 0，Q 0
在这种状态下，当R、S信号同时由 “1”→“0”后，由于G1、G2传输时间不等， 输出状态将不能确定。（应避免这种情况） 。
SR锁存器约束条件:
SR = 0
《数字电子技术基础》 3）逻辑功能表
R 1 1 1 1 0 0 0 0
第五章 锁存器和触发器
G12
& &
G11
>=1 1
G4 K
0
Q
& &
J C K
Q Q
& &
G13 CP G23 J
0
&
G3
&
& &
&
G22
&
>=1 1
CP
Q
J
× 0
K
× 0 1
G21
1
Q
n 1
JQ KQ
n
n
0
1
1
0
1
Qn Qn+1 0 0 1 1 0 0 1 1 0 0 1 0 0 1 1 1 0 1 1 0
5.1 双稳态存储单元 5.2 锁存器 5.3 触发器的电路结构和工作原理
5.4 触发器的逻辑功能
5.5 用Verilog HDL描述锁存器和触发器
《数字电子技术基础》
第五章 锁存器和触发器
主讲：何玉钧
教学基本要求 1. 掌握锁存器、触发器的电路结构和工作原理；
2. 熟练掌握SR触发器、JK触发器、D触发器及T
（1）特征表：以触发器的现态和输入信号为变量，以次态为 函数，描述它们之间逻辑关系的真值表。
第5章 锁存器和触发器(h)
R
CP
输入端
直接清零端、置位端的处理：
平时常 为 1 RD
Q
&
Q &
平时常 为 1
SD
&
直接清零端
&
直接置位端
R
CP
S
CP=0时
Q
Q
CP=1时
Q
Q
& a
1
RD
& b
1
& a
1
RD
& b
1
R
S
SD
1 & c
R
1 & d
CP
S
SD
& c
R
& d
CP 1
S
0 锁存器保持原态
CP 0 1
R × 0 0 0 0 1 1 1 1
时序电路基本逻辑单元——锁存器和触发器 锁存器和触发器具有以下的特点： 1.具有能够自行保持的稳态：“1”态和“0”态， 即具有双稳态特性。 2.在一定的条件下，能够从一个稳态跳变为另一 个稳态， 3.在条件消失后，能自行保持新的状态，即将新 的信息记忆下来。 锁存器和触发器的动作特点区别： 锁存器——对输入脉冲的电平敏感 触发器——对输入脉冲的边沿敏感
Q和Q : Q 0, Q 1 : 0态 Q 1, Q 0 : 1态
两个互补的输出：
二、逻辑功能描述
1. 基本RS触发器的特性表 (characteristic table )
R
S
2. 特性方程
Q
n 1
S R Q
n
R S 1
Qn Qn+1 0 1 0 1 0 1 0 0 0 1 0 0 1 1 1 1 3. 状态图 S=1 R=1 S=0 R= 0 S=0 R=1
数字电子技术基础PPT第5章 锁存器与触发器
驱动信号：加在锁存器或触发器输入端，使其输出状态改变的信号，又称 激励信号。为叙述方便，有时也简称输入信号。
初态：常用Qn或Q表示，指触发器原有的状态，又称现态。
新状态：常用Qn+1或Q*表示，指由驱动信号与现态Qn共同决定的触发器的 新状态，又称次态。
若通过输入端加入驱动信号使锁存器或触发器的新状态为1，则可以说存储 了1；若通过输入端加入驱动信号使锁存器或触发器的新状态为0，则说存 储了0。
5.2 锁存器
在组合电路中，输入信号一旦消失，输出信号也就跟着消失了，而 锁存器的输入信号一旦出现，输出信号不仅出现，而且在输入信号消失之 后仍然存在。
5.2.1 三极管组成的SR双稳态电路
三极管组成的SR双稳态电路如图5-1所示。
初始状态：在电路上电后，由于两个非门电路参数不对称，例如，T2 管截止，使输出Q点电位接近5 V；TI管饱和，使点的电位接近于0.3 V。这 时，双稳态电路进入稳态1，Q =0，Q=1。
图5-12 消除开关弹跳影响的原理与电路
74LS279是四与非门SR锁存器，其中的两个锁存器具有2个置位输入端。 置位和复位输入都是低电平有效。该锁存器只输出Q端信号。
74LS279的符号如 图5-11所示
5.3 SR触发器 SR锁存器的输入端信号能直接对输出产生影响，而实际工作中，常常要
5.2.2 或非门组成的SR锁存器 图5.3是或非门组成的SR锁存 器逻辑电路图与图形符号。
上电初始状态：若输入信号R=S=0时锁存器上电，由于两个或非门电路 参数不同，两个或非门通过竞争，结果总有一个或非门输出为1，另外一个 或非门输出为0。
置 1：若输入信号 S=1、R=0，G2 门输出Q 无论为 1 还是 0，均有QQ=S+= 0 ，并使 QR=Q+= 1 。由于 Q=1，所以称为 1 态，而输入信号 S=1、R=0 称为置位或置 1 信号。 置 0：若输入信号S=0、R=1，G1 门输出 Q 无论为 1 还是 0，均有G1 门输出端QR=Q+= 0 ， 使 QQ=S+= 1 ，由于 Q=0，所以称为 0 态，而输入信号 S=0、R=1 称为复位或置 0 信号。
初态：常用Qn或Q表示，指触发器原有的状态，又称现态。
新状态：常用Qn+1或Q*表示，指由驱动信号与现态Qn共同决定的触发器的 新状态，又称次态。
若通过输入端加入驱动信号使锁存器或触发器的新状态为1，则可以说存储 了1；若通过输入端加入驱动信号使锁存器或触发器的新状态为0，则说存 储了0。
5.2 锁存器
在组合电路中，输入信号一旦消失，输出信号也就跟着消失了，而 锁存器的输入信号一旦出现，输出信号不仅出现，而且在输入信号消失之 后仍然存在。
5.2.1 三极管组成的SR双稳态电路
三极管组成的SR双稳态电路如图5-1所示。
初始状态：在电路上电后，由于两个非门电路参数不对称，例如，T2 管截止，使输出Q点电位接近5 V；TI管饱和，使点的电位接近于0.3 V。这 时，双稳态电路进入稳态1，Q =0，Q=1。
图5-12 消除开关弹跳影响的原理与电路
74LS279是四与非门SR锁存器，其中的两个锁存器具有2个置位输入端。 置位和复位输入都是低电平有效。该锁存器只输出Q端信号。
74LS279的符号如 图5-11所示
5.3 SR触发器 SR锁存器的输入端信号能直接对输出产生影响，而实际工作中，常常要
5.2.2 或非门组成的SR锁存器 图5.3是或非门组成的SR锁存 器逻辑电路图与图形符号。
上电初始状态：若输入信号R=S=0时锁存器上电，由于两个或非门电路 参数不同，两个或非门通过竞争，结果总有一个或非门输出为1，另外一个 或非门输出为0。
置 1：若输入信号 S=1、R=0，G2 门输出Q 无论为 1 还是 0，均有QQ=S+= 0 ，并使 QR=Q+= 1 。由于 Q=1，所以称为 1 态，而输入信号 S=1、R=0 称为置位或置 1 信号。 置 0：若输入信号S=0、R=1，G1 门输出 Q 无论为 1 还是 0，均有G1 门输出端QR=Q+= 0 ， 使 QQ=S+= 1 ，由于 Q=0，所以称为 0 态，而输入信号 S=0、R=1 称为复位或置 0 信号。
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5.3.1 主从触发器
动作特点：电路在CP 的上升沿对信号敏感,并产生状态变化。 次态与CP 的上升沿前一瞬间Ｄ 的状态相同
2. D 触法器的逻辑功能
逻辑功能表 特性方程 状态转换图
D=1 D=0 0 D=0 1 D=1
Qn+1=D
D
0 0
Qn
0 1
Q n 1
0 0
1
1
0
1
1
1
5.3.1 主从触发器
R
& &
& Q4
R
G2 ≥1 Q
状态发生变化。 S=0，R=0：Qn+1=Qn S=1，R=0：Qn+1=1 S=0，R=1：Qn+1=0
S G3 E
1 0
& &
≥1 Q3
&
Q
S
G1
S=1，R=1：Qn+1= Ф
3、 逻辑功能的几种描述方式：
2) 特性方程
1) 逻辑功能表 （E=1）
S R Qn Qn+1 0 1 0 0 1 1 － － 说 明 状态不变
1
0
若初态 Q n = 1
R=1 、 S=0
无论初态Q n为0或1，锁存器的次态为0态。 信号消失后
新的状态将被记忆下来。 1
R G1 ≥1
1
Q
0
1
R
G1 ≥1 Q
0
0
G2 ≥1 S Q S
G2 ≥1 Q
0
0
1
0
1
1
若初态 Q n = 1
若初态 Q n = 0
S=1 、 R=1
无论初态Q
n为0或1，锁存器的次态
Q n、 Q n 都为0 。
锁存器的输出既不是0态，也不是1态 0
1
R
G1 ≥1
1
Q
0
当S、R 同时回到0时，由于两个与非
门的延迟时间无法确定，使得触发器
最终稳定状态也不能确定。
G2 ≥1 S Q
1
0
约束条件:
SR = 0
2）逻辑符号与逻辑功能
S R
0 0 1 1 0 0 1
逻辑功能表
Qn
0 1 0 1 0 1 0
G1 ≥1
0
0
Q
G2 ≥1 S Q
G2
0
≥1 S
Q
0 若初态 Q n = 1
0 若初态 Q n = 0
1
R=0、S=1
无论初态Q n为0或1，锁存器的次态为为1态。 信号消失 后新的状态将被记忆下来。 0
R
G1 ≥1
0
Q
1
0
R
G1 ≥1
1
Q
1
G2 ≥1 S Q
G2
0
≥1 S
Q
1 若初态 Q n = 0
5.2.2 D 锁存器
1. 逻辑门控 D 锁存器
逻辑电路图
R E
1
G4 &
国标逻辑符号
G2 Q
Q4
≥1
D
G5
1D E1
Q
E
≥1 & Q Q3 G3
D
Q
S
G1
该锁存器有几种工作状态?有非定义状态吗?
1. 逻辑门控 D 锁存器 逻辑功能
R =D G 4 & Q4 E 1 & Q3 D S= D G 3 ≥1 G1 Q G2 ≥1 Q
TG1和TG4的工作状态相同
D C TG1 TG C C
传输门控 D 锁存器
G1 1 C Q TG3 TG C C 1 TG4 TG C G3 Q Q
TG2和TG3的工作状态相同 逻辑符号
TG2 TG C
1
Q C 1 C
1
C1 1D
Q Q
主锁存器
G2
从锁存器
理 (1) CP=0时: D
5 锁存器和触发器
教学基本要求
1、掌握锁存器、触发器的电路结构和工作原理
2、熟练掌握SR触发器、JK触发器、D触发器及
T 触发器的逻辑功能 3、正确理解锁存器、触发器的动态特性
概述
1、时序逻辑电路与锁存器、触发器： 时序逻辑电路: 工作特征：时序逻辑电路的工作特点是任意时刻的输出状态不仅
与该当前的输入信号有关，而且与此前电路的状态有关。
0
R 0 0 1 1 0 0 1 1
Q n Qn 0 1 0 1 0 1 0 1
S=1 R=0
+
说 明
S=X R=0
1
0 0 0 0 1 1 1 1
0 1 状态不 变 1 0 0 置0 1 置1 1 － 状态不 － 定
S =0 R =1
状态转换图用于电路设计：已知状态的转换，确定S、R
的逻辑值
Q n 1
0 1 0 0 1 1 不确定
S R
S R
Q Q
0 0 0 0 1 1 1
不变 置0
S为置1端，R为置0端， 且都是高电平有效
置1
1
1
1
不确定
状态 不确定
4）工作波形(设初态为0） 画工作波形方法： 1. 根据锁存器信号敏感电平,确定状态转换时间 2. 根据锁存器的逻辑功能确定Qn+1。
4. 典型集成电路
CMOS八D锁存器- 74HC/HCT373 传输门控 D 锁存器 D D1 D7 „ 传输门控 制0
1 1D C1 C1 1 1
E E
LE=0 锁存器的状态不变 LE=1 锁存器的状态随Dn变化 OE =0 三态门使能,数据输出
1 1D C1 C1
„
1 1D
„
C1 C1
LE OE
4)工作波形 E=1期间的S 、 R信号影响锁存器的状态。 E=0为低电平期间锁存器状态不变。
E
R E S
1R E1 1S
Q
S
Q
S 0 0 逻辑功能的四种描述方式: 1 1 功能表、特性方程、状态转换图 、波形图。
R Q
逻辑功能表 R Qn+1 0 Qn 1 0 0 1 1 Ф
5）动作特点：E=1期间电路对信号敏感，并按S 、 R信号改变 锁存器的状态。
对CP上升沿敏感的边沿触发器 工作波形
C1 1D
Q
CP
Q
D
5.3.1 主从触发器
对CP下降沿敏感的边沿触发器 工作波形
C1 1D
Q Q
CP
D
5.3.1 主从触发器
2、典型集成电路-----CMOS D触发器74HC/HCT74
当CP=0 R = 0, S = 1 时, Q = 0 RD、 D 的直接置1和直接置0的作用 S 当CP=0 R = 1, S = 0 时, Q = 1 同理,可分析当 R = 1, S = 0 时, Q = 1, Q = 0
S 0 R 0
Qn
Q n 1
S R
S R
0
0
Q Q
1
0
0
0
S R
Q Q
0
0
1 0
0
0
0
1
0
0
0
0 0 1 1 1 1
0
1 1 0 0 1 1
1
0 1 0 1 0 1
1
0 0 1 1 不确定 不确定
不变 置1 不变 置0 不变 置1 不变
4）用与非门构成的基本SR锁存器
、
a.电路图
b.功能表
c.国标逻辑符号
结构特征:由组合逻辑电路和存储电路组成,电路中存在反馈。 锁存器和触发器是构成时序逻辑电路的基本逻辑单元 。
2、锁存器与触发器 共同点： 具有0 和1两个稳定状态，一旦状态被确定，就能自行保持。一个 锁存器或触发器能存储一位二进制码。
E E
CP
不同点：
锁存器---对脉冲电平敏感的存储 电路，在特定输入脉冲电平作用下 改变状态。 触发器---对脉冲边沿敏感的存储电 路，在时钟脉冲的上升沿或下降沿 的变化瞬间改变状态。
Q1 1
VI1
G1 1
如Q=0
VO1
Q0 0
1 VI2 G2 VO2
Q 0
1 VI2 G2 VO2
Q 1
3. 模拟特性分析
O1 = I2
I1 = O2 O1
VI1
G1 1
VO1
Q
稳态点 (Q=1) d
e
c
1 VI2 G2 VO2
Q
0
介稳态 点
a
b
稳态点 (Q=0) I1
5.2 锁存器
Q
S 0
n1
n = f (S R Q )
0 0
0 0 1 1 1 1
0 0
1 1 0 0 1 1
0 1
0 1 0 1 0 1
RQn
00
01
11
10
0 1
1 1
0 ×
0 ×
置0
置1 状态不定
1
= S RQn SR = 0 约束条件 Qn
1
3) 状态转换图 逻辑功能表
S S=0 R=X
5.3.1 主从触发器
(2) CP由0跳变到1 :
主锁存器 从锁存器 C
D
C TG1 TG C C
G1 1
C =0，C=1，
C CP 1 C
D
DQ
TG3 TG C C
1
G3
Q Q
D
D
TG2 TG C
TG4 TG C
1 G2
Q
1 G4