9组合逻辑电路——加法器和数值比较器解析
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4常用组合逻辑电路
4选1数据选择器功能表 输 入 输出 使能 地址 数 据 G A1 A0 D3D2D1D0 Y 1 X X XXXX 0 X X X D0 D0 0 0 0 1 X X D1 X D1 0 1 0 X D2 X X D2 1 1 D3 X X X D3
RBI =0且A3 ～ A0=0时,使Ya ～ Yg=0,全灭. RBO :RBI=0,A3～A0=0时,RBO=0;否则RBO=1
多个译码器的连接
三,数据分配器
数据分配器是将一个输入数据根据需要送到多个 不同的输出通道上.
Y0 Y1 Y2n-1
数据输入
n位通道选择信号
数据输入 例: 地址 输入
00 X
&
01
& 1
B 11 10
X
B
Y3
A
1
X
01 11 X
X X
X
+UCX X
X X
Y2 10 Y X Y1 0
2,二 — 十进制编码器 将十个状态(对应于十进制的十个代码)编 制成BCD码. 十个输入 输入:Y0 Y9 输出:ABCD 列出状态表如下: 四位
2,二 — 十进制编码器
8421BCD编码表 输出 十进制数 ABCD 0 ( y0 ) 0000 1 ( y1 ) 0001 2 ( y2 ) 0010 3 ( y3 ) 0011 4 ( y4 ) 0100 5 ( y5 ) 0101 6 ( y6 ) 0110 7 ( y7 ) 0111 8 ( y8 ) 1000 9 ( y9 ) 1001 输入
&
Y2 = B A
1
Y3 = BA
EI=0 — 译码器工作
EI
EI=1—译码器被封锁
RBI =0且A3 ～ A0=0时,使Ya ～ Yg=0,全灭. RBO :RBI=0,A3～A0=0时,RBO=0;否则RBO=1
多个译码器的连接
三,数据分配器
数据分配器是将一个输入数据根据需要送到多个 不同的输出通道上.
Y0 Y1 Y2n-1
数据输入
n位通道选择信号
数据输入 例: 地址 输入
00 X
&
01
& 1
B 11 10
X
B
Y3
A
1
X
01 11 X
X X
X
+UCX X
X X
Y2 10 Y X Y1 0
2,二 — 十进制编码器 将十个状态(对应于十进制的十个代码)编 制成BCD码. 十个输入 输入:Y0 Y9 输出:ABCD 列出状态表如下: 四位
2,二 — 十进制编码器
8421BCD编码表 输出 十进制数 ABCD 0 ( y0 ) 0000 1 ( y1 ) 0001 2 ( y2 ) 0010 3 ( y3 ) 0011 4 ( y4 ) 0100 5 ( y5 ) 0101 6 ( y6 ) 0110 7 ( y7 ) 0111 8 ( y8 ) 1000 9 ( y9 ) 1001 输入
&
Y2 = B A
1
Y3 = BA
EI=0 — 译码器工作
EI
EI=1—译码器被封锁
第三章 组合逻辑电路
Ci Ai Bi ( Ai Bi ) Ci -1
特点
应用举例 8421 BCD 码 → 余 3 码
优点：速度快 缺点：电路比较复杂
集成芯片
CMOS：CC4008 TTL：74283 74LS283
C3 超前进位电路
A3 B3
A2 B2 A1 B1 A0 B0 C0-1 逻辑结构示意图
Σ CI
加法器 比较器 数据选择器和分配器 2. 按开关元件不同：
3. 按集成度不同：
编码器 译码器 只读存储器
CMOS SSI MSI TTL LSI VLSI
3. 1 组合电路的分析方法和设计方法
3. 1. 1 组合电路的基本分析方法
一、分析步骤
逻辑图
逻辑表达式
化简
真值表
说明功能
二、分析举例 [例] 分析图中所示电路的逻辑功能 A 0 0 0 0 1 1 1
4.化简或变换： 根据所用元器件的情况将 函数式进行化简或变换。
5.画逻辑图
3.2 加法器和数值比较器
3.2.1 加法器 一、半加器和全加器
1. 半加器（Half Adder）
两个 1 位二进制数相加（不考虑低位进位）。 Ai+Bi = Si (和) Ci (进位)
真 值 表
Ai 0 0 1 1
比 较 输 入
B = B3B2B1B0
输
A0 B0
真值表
出
A3 B3 A2 B2 A1 B1 L G M
4位数值比较器
A3 B3 A2 B2 A1 B1 A0 B0
A> B A= B A< B
L=1 G=1 M=1
> = = = = < = = =
特点
应用举例 8421 BCD 码 → 余 3 码
优点：速度快 缺点：电路比较复杂
集成芯片
CMOS：CC4008 TTL：74283 74LS283
C3 超前进位电路
A3 B3
A2 B2 A1 B1 A0 B0 C0-1 逻辑结构示意图
Σ CI
加法器 比较器 数据选择器和分配器 2. 按开关元件不同：
3. 按集成度不同：
编码器 译码器 只读存储器
CMOS SSI MSI TTL LSI VLSI
3. 1 组合电路的分析方法和设计方法
3. 1. 1 组合电路的基本分析方法
一、分析步骤
逻辑图
逻辑表达式
化简
真值表
说明功能
二、分析举例 [例] 分析图中所示电路的逻辑功能 A 0 0 0 0 1 1 1
4.化简或变换： 根据所用元器件的情况将 函数式进行化简或变换。
5.画逻辑图
3.2 加法器和数值比较器
3.2.1 加法器 一、半加器和全加器
1. 半加器（Half Adder）
两个 1 位二进制数相加（不考虑低位进位）。 Ai+Bi = Si (和) Ci (进位)
真 值 表
Ai 0 0 1 1
比 较 输 入
B = B3B2B1B0
输
A0 B0
真值表
出
A3 B3 A2 B2 A1 B1 L G M
4位数值比较器
A3 B3 A2 B2 A1 B1 A0 B0
A> B A= B A< B
L=1 G=1 M=1
> = = = = < = = =
电工与电子技术组合逻辑电路
2．交换律
A + B = B + A AB = BA 3．结合律
A + B + C = (A + B) + C = A + (B + C) (AB)C = A(BC) 4．分配律
A(B + C) = AB + AC A + BC = (A + B) (A + C)
5．吸收律 A + AB = A A(A + B) = A
第9章 门电路和组合逻辑电路
9.1逻辑代数
9.1.1 基本逻辑运算 用1表示逻辑“真”，用0表示逻辑“假” 若规定高电平为1，低电平为0，称为正逻辑系统。 若规定低电平为1，高电平为0，则称为负逻辑系统。 本书中采用的都是正逻辑系统 实际电路中，电平值≥2.4V，是高电平，逻辑值是1； 电平值≤0.4V，是低电平 ，逻辑值是0。
当输入某一个十进制数码时，只要使相应的输入端为高电平，
其余各输入端均为低电平，编码器的4个输出端Y3Y2Y1Y0就将出 现一组相应的二进制代码
8421BCD编码器真值表
I0
I1
I2
I3
I4
I5
I6
I7
I8
I9
Y3 Y2 Y1 Y0
10000000000000
01000000000001
00100000000010
ABC
Y
例如，当A、B、C = 0、1、1时，
Y = 1可写成Y = ABC
000 001
0 0
总的输出表示成这些与项的 或函数。
010
0
011
1
三人表决电路逻辑函数的与或表达式为
常用组合逻辑电路种类很多_主要有全加器、译码器、编码器、多路选择...
什么是编码？用文字、数字或符号代表特定对象的过程叫编码。
X/Y二－十进制编码器，同一时刻只允许一个输入端有信号。
不允许许多信号同时出现在输入端。
输入互相排斥。
处理电路111111111111111111111111为选通输出端：Y 00000001Y=EX只要有编码输出否则进行编码。
而且是反码输出。
0Y 1Y 2Y EX Y 0I 1I 2I 3I 4I 5I 6I 7I STS Y 74LS148将8线－3线优先编码器扩展为16线－4线优先编码器。
☆用两片8-3编码器组成16线-4线输出优先编码器。
/I 15优先权最高。
158当：I I 均无输入信号时，按照优先顺序的要求：70才允许对I I 的输入信号进行编码。
因此，只要将第（1）片的“无编码信号输入”信号Y S 作为第（2）片的选通输入信号/ST 即可。
当片（1)有编码信号输入时，片1的/Y EX =0,无编码信号输入时Y EX =1，正好用它输出编码的第四位，以区分8个高位输入信号和8个低位输入信号的编码。
编码输入的低三位应为两片输出/Y 2、/Y 1、/Y 0的逻辑或。
依照上面分析得出扩展逻辑电路图I 7I 6I 5I 4I 3I 2I 1I 0SY SY 0Y 1Y 2Y EX 74LS148(1)I 7I 6I 5I 4I 3I 2I 1I 0SY SY 0Y 1Y 2Y EX 74LS148(2)&&&&G 2G 3G 1G 0Z 0Z 1Z 2Z 3A 09A A 18A A 27A A 36A A 45A A 10A 11A 12A 13A 14A 1511111111111100111111110X 010*********X X 010********X X X 010*******X X X X 010010110X X X X X 01010010X X X X X X 0100000X X X X X X X 00111111111111011111X X X X X X X X 1/Y S /Y EX /Y 0/Y 1/Y 276543210 /SBCD A D B C B C A ++⋅+⋅+=)()()(BC D A BD C AB ++++=BCD A BD C AB +++⋅=BCD A BD C AB +⋅⋅⋅=00011110BC D A D B C B A ++⋅+⋅⋅+=)()()(C B D A BD C AB F +++++=BC D A D B C B C A ++⋅++⋅+=)())(()([]BC D A D B C B C A ++⋅+++++=)()()()(()BCD A BD C B C A ++⋅++=)(BCBD D C B D C A ABD C B A +++++=111111111可用：真值表法、配项法、卡诺图法求最小项表达式。
逻辑电路设计--加法器
“逢十六进一变成逢十进一”
6+7=13 非法码
加6修正
8+9=17
加6
需要加6修正情况：①：和在10—15之间，② ：有进位Co。
• BCD（8421）码加法器电路设计
0 1 1 F 0
F C S S S S S S S S S S S S S S S S 0 1 1 0 O 3 2 1 0 3 2 1 3 2 0 3 2 S S S S S S S S 2 2 0 3 1 0 3 1 C S S S S O 3 2 3 1
A B B C A C i i i i 1 i i 1
加法器（9）
全加器与全减器的比较： 全加器 和/差 进位/借位
全减器
A B C i i i 1
A B C i i i 1
A B B C A C i i i i 1 i i 1
D
i
1
A B B C A C i i i i 1 i i 1
C (A B ) C ( A B ) i 1 i i i 1 i i
m(1,2,4,7) A B C i i i 1
C A B C A B C A B C A B C i i i i 1 i i i 1 i i i 1 i i i 1
D A B C A B C A B C A B C i i i i 1 i i i 1 i i i 1 i i i 1
C A B C A B C A B C A B C i i i i 1 i i i 1 i i i 1 i i i 1
C
i
由全加器实现 的全减器电路
第9章组合逻辑电路
P1 A
P2 B C
P3 BC P4 P1 P2 A(B C)
P5 A P3 ABC
Y P4 P5 A(B C) ABC
（2）用卡诺图化简输出函数表达式。
Y A(B C) ABC A(B C) ABC AB AC AB AC
0
1
0
0
1
0
0
0
1
1
1
1
0
0
0
1
0
1
1
1
1
0
1
1
1
1
1
表9.2 真值表
9.1.3组合逻辑电路的设计
（3）由真值表写出输出变量函数表达式并化简：
Y ABC ABC ABC ABC AB BC AC （4）画出逻辑电路如图9.2所示。
AB
C 00 01 11 10
A
00 0 1 0
（1）确定输入、输出变量，定义逻辑状态的含义。
设A、B、C代表三个人，作为电路的三个输入变量，当A、 B、C为1时表示同意，为0表示不同意。将Y设定为输出变 量，代表决意是否通过的结果，当Y为1表示该决意通过， 当Y为0表示决意没有通过。
（2）根据题意列出真值表，如表9.2所示。
A
B
C
Y
0
0
0
0
0
• （2）根据真值表写逻辑表达式，并化简成最简“与或” 逻辑表达式。
• （3）选择门电路和型号。 • （4）按照门电路类型和型号变换逻辑函数表达式 • （5）根据逻辑函数表达式画逻辑图。
• 例9.2 设计一个三人表决器电路，当两个或两个以上的人 表示同意时，决意才能通过。 解：根据组合逻辑电路的设计方法，可按如下步骤进行。
加法器实现两个二进制数的加法运算
1
0
1
0
1
0
1
0
0
1
1
0
0
1
如果要比较两个多位二进制数A和B的大小？ 必须从高向低逐位进行比较。 2. 四位数值比较器74LS85
级联 输入
74LS85的逻辑符号
便于 功能 扩展
A3，B3
10 01 A3 = B3 A3 = B3 A3 = B3 A3 = B3 A3 = B3 A3 = B3 A3 = B3 A3 = B3 A3 = B3 A3 = B3
禁止 译码
译 码 工 作
译中为0
低电平有 效输出
三位二进 制代码
使能端
74LS138的逻辑符号
74LS138的逻辑功能
三个译码输入端（又称地址输入端）A2、
A1、A0，八个译码输出端 Y0~Y7，以及三个控制 端（又称使能端）S1、S2 、S3。
S1 、S2 ，S3 是译码器的控制输入端，当 S1 = 1、S2+ S3 = 0 (即 S1 = 1,S2 和S3 均为0)时，GS 输出为高电平，译码器处于工作状态。否则，译
数字显示电路是数字设备不可缺少的部分。 数字显示电路通常由显示译码器、驱动器和显示 器等部分组成，如图3-12所示。
数字显示电路的组成方框图
1. 数字显示器件 数字显示器件是用来显示数字、文字或者符
号的器件，常见的有辉光数码管、荧光数码管、 液晶显示器、发光二极管数码管、场致发光数字 板、等离子体显示板等等。本书主要讨论发光二 极管数码管。
N位二进制代码可以表示多少个信号？
例：对101键盘编码时，采用几位二进制代码？ 编码原则：N位二进制代码可以表示2N个信号， 则对M个信号编码时，应由2N ≥M来确定位数N。
加法器、比较器
74LS85逻辑表达式
Y( A B ) A3 B3 ( A3 B3 ) A2 B2 ( A3 B3 ) ( A2 B2 ) A1 B1 ( A3 B3 ) ( A2 B2 ) ( A1 B1 ) A0 B0 (A3 B 3 ) (A 2 B 2 ) (A1 B1 ) A 0 B 0 ) I ( A B )
1位数值比较器
设A＞B时L1＝1；A＜B时L2＝1；A＝B时L3＝1。 得1位数值比较器的真值表。
A 0 0 1 1
B 0 1 0 1
L1 (A>B) 0 0 1 0
L2 (A<B) 0 1 0 0
L3 (A=B) 1 0 0 1
逻 辑 表 达 式
L1 AB L2 A B L3 A B AB A B AB
VCC B2 A2 S2 B3 A3 S3 C3 16 15 14 13 12 11 10 9 74LS283 1 2 3 4 5 6 7 8 S1 B1 A1 S0 B0 A0 C0-1 GND TTL 加法器 74LS283 引脚图
V DD B3 C3 S3 S2 S1 S0 C0-1 16 15 14 13 12 11 10 9 4008 1 2 3 4 5 6 7 8 A3 B2 A2 B1 A1 B0 A0 VSS CMOS 加法器 5、4.26、2.27
《数字电子技术基础》（第五版） 清华大学自动化系 阎石 王红
第四章 组合逻辑电路
4.3.5 数值比较器
一 1位数值比较器
二 4位数值比较器
三 数值比较器的位数扩展
本节小结
比较器:用来完成两个二进制数的大小比较的逻辑 电路称为数值比较器，简称比较器。
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0 0 0 0 1 1 1 1
0 0 1 1 0 0 1 1
0 1 0 1 0 1 0 1
0 1 1 0 1 0 0 1
0 0 0 1 0 1 1 1
S=ABCI CO=AB+ACI+BCI = CI( A+B )+AB 若不化为最简： CO= CI( AB )+AB
3
全加器: 半加器:
S=ABCI CO=AB+ACI+BCI= CI( AB )+AB
一、1位加法器
半加器
◆A、B为两个1位数，不考虑来自低位的进位，A、 B相加的结果为S，产生的进位为CO，称半加。
A 0 B 0 S 0 CO 0
0 1 1
1 0 1
1 1 0
0 0 1
S=AB CO=A•B
2
全加器
◆如果将两个对应位的加数和来自低位的进位相加， 则为全加。 CI A B S CO
a3=b3 a2=b2 a3=b3 a 2=b2
a3=b3 a2=b2 a3=b3 a2=b2
a1<b1 a1= b1
a 1= b 1 a 1= b 1
a0 >b0
a0 <b0 a0 =b0
0 1
0 0
0 0
0 1
1 0
1 16 0
根据比较规则，可得四位数值比较 器逻辑式：
A=B: E A B
S=AB CO=A•B
由半加器构 成全加器
A
B
半 加 器 半 加 器
s' c' s' c' S
1
A B
A B
ABCI CI(A B) CO CI( AB )+AB
CI
双全加器74LS183：
Vcc 管 脚 图 1 输甩 输 出空 出 2A 2B 2CI 2CONC 2S 输入 8 7
b
1
b
S 1 (a<b) E (a=b) & L (a>b) ab 比 较 器 S
ab
E ab ab a b
a 逻辑符号:
E
L
14
b
二、多位数值比较器
输入：
A=a3a2a1a0
B=b3b2b1b0 E (A=B) S (A<B) L (A>B) 自高而低， 逐位比较。
15
输出：
比较规则：
四位数值比较器的真值表：
a3 b3
比 较 输 入 a2 b2 a1 b1 a0 b0
a1> b1 Fra bibliotek输 出
L E S (A>B) (A=B) (A<B) 1 0 0 0 0 1 1 0 0 0 0 1 1 0 0
a3 >b3 a3 <b3 a3=b3 a2>b2 a3=b3 a2<b2 a3=b3 a2=b2
10
数值比较器示意图：
E(equal:A=B) 数值 S(small:A<B) L(large:A>B)
A B
比较器
11
一、1位数值比较器
设计： 输入 1.列出真值表：
输入 a 0 0 1 1 b 0 1 0 1 L a>b 0 0 1 0 输出 E a=b 1 0 0 1
A=a
B=b
A0 B0
C-1
0 C0
CI
A1 B1
C1
CI
A2 B2
C2
CI
A3 B3
CI
CO
CO
CO
CO
C3
S0
S1
S2
S3
低位的进位输出端接高位的进位输入端，因此， 任一位的加法运算必须在低位的运算完成之后才 能进行，这种进位方式称为串行进位。 串行进位的特点是电路简单，缺点是运算速度慢。
2.超前进位加法器
14 13 12 11 10 9
SN74LS183
2 3 4 5 6 1A NC 1B 1CI 1CO 1S GND 甩 输入 空 输入 输出
5
二、 多位加法器
1.串行进位加法器 若有多位数相加,则可采用并行相加串行进位的 方式来完成。例如，有两个4位二进制数A3A2A1A0 和B3B2B1B0相加，可以用4个全加器来构成，其原 理图如下图所示。
A<B:
(a3 b3 )(a2 b2 )(a1 b1 )(a0 b0 )
第9讲 加法器和数值比较器
4.3.4 加法器
◆加法器是计算机系统中最常用的算术运 算单元，它是计算机CPU中算术运算器 的基本单元。 ◆其他算术运算如减、乘、除等都可以由 加法运算演变而来。 ◆加法器一次能计算的数据的长度就是加 法器的长度，常用的8、16、32位等，当 然最简单的是1位的加法器。
1
S a<b 0 1 0 0
12
1位数值比较器真值表
输入 a b L a>b 0 0 输出 E a=b S a<b 0
0 0 1 1
0 1 0 1
1
0 0
1
0 0
1
0
1
2.由真值表写逻辑式：
E ab ab a b （同或运算）
S ab
L ab
13
3.画出逻辑图: a 1
a
&
这两个函数都与进位信号无关。 由上式可得各进位位的分步式：
CO0=G0+P0CI0 CO1= G1+P1CI1 =G1+P1G0+P1P0CI0
CO2=G2+P2G1+P2P1G0+P2P1P0CI0
CO3=G3+P3G2+P3P2G1+P3P2P1G0+P3P2P1P0CI0 可见进位信号只与函数Gi、Pi和CI0有关，而CI0是最低位 的进位输入，其值为0，所以各位进位信号是可以并行产生的。
根据超前进位概念构成的集成4位超前进位加 法器74LS283的逻辑图见P137。逻辑符号如下：
S3 S2 S1 S0
CO
74LS283
CI
B3 B2 B1 B0
A3 A2 A1 A0
4.3.5 数值比较器 比较大小的规则（三条）：
1. 先从高位比起,高位大的，数值一定大； 2. 若高位相等,则需再比较低位数， 最终结果由低位的比较结果决定； A=B 3. 比较结果应有三个标志： A<B A>B
为了提高运算速度，必须设法减少或消除由于 进位信号逐级传递所消耗的时间。 高位的进位输入信号是否有可能只由加数和被 加数来判断，而与低位的进位无关？ 全加器的输出：
S A B CI
i i i
i i i i
i
CO A B ( A B )CI
i
i
定义两个中间变量Gi 和 Pi ：
G A B P A B 则：CO G PCI
i i i
i i i
i i i
i
CO G PCI
i i i
i
当Ai=Bi=1时，Gi=1，COi=1，即产生进位，所以Gi称 为进位生成函数。 若Pi=1， 即Ai+Bi=1时，COi= Gi + CIi，低 位的进位能传送到高位的进位输出端，故Pi称为进位传送 函数。