数电实验自主设计
哈工大数电自主设计实验实验报告
姓名班级学号实验日期节次5-6 教师签字成绩实验名称简易数字钟的设计1.实验目的〔1〕用计数器相关知识设计一个简易的数字钟，分和秒为六十进制。
〔2〕了解中规模计数器的应用，通过独立设计和实践掌握74LS00和74LS161等芯片的功能。
〔3〕锻炼动手能力，通过实际操作稳固所学知识，培养学习兴趣。
本实验旨在以计数器为核心，设计和调试出六十进制计数器，并进行两个六十进制计数器的级联。
选用了74LS161芯片来设计一个六十进制计数器，然后和74LS90构成的六十进制计数器进行级联，得到数字时钟。
74LS161芯片为集成同步加法计数器，具有清零、置数、保持等功能，其引脚图如下：74LS00芯片的管脚图如下：用74LS161实现异步进位级联六十进制计数器，高位芯片的时钟端来自低位芯片的输出端Q3，低位芯片采用异步清零法实现十进制计数器，高位芯片也采用同样的方法实现六进制计数器，级联后得到六十进制计数器。
当74LS161所构成六十进制计数器的高位芯片为六进制计数器，当输出为0110时控制清零端进行清零，由0110变为0000，Q3会产生一个下降沿，将Q3端通过一个与非门连到74LS161的CP端，经过与非门后的下降沿变为上升沿，触发74LS161芯计数。
用实验板上输出周期为1s的方波信号，加到低位74LS161芯片计数器的输入端，即可带动整个时钟开始跳动。
分和秒为六十进制，循环计时。
用Multisim13.0绘制实验电路图如下：4. 仪器设备名称、型号数字电子技术实验箱直流稳压电源数字万用表74LS161、74LS00芯片导线假设干接通电源后，秒个位显示0到9，秒十位显示0到5，分个位显示0到9，分十位显示0到5。
最大输出为59分59秒，之后回0，循环计数。
仿真结果如下列图，左上为秒低位，右上为秒高位，左下为分低位，右下为分高位。
6.详细实验步骤及实验结果数据记录〔包括各仪器、仪表量程及内阻的记录〕〔1〕检查导线是否完好〔2〕按电路图所示连好电路。
数电自主设计实验
姓名__________班级___________ 学号________ 台号_________ 日期__________节次___________ 成绩________教师签字_______利用多谐振荡器实现一位数字秒表计时器1.实验目的1 进一步提高独立分析问题和解决问题的能力。
2 掌握数字系统的分析和设计方法。
3 对数字集成电路的综合应用有进一步的认识和理解。
2.总体设计方案或技术路线本实验要用同步加法计数器74LS161构成十进制加法计数器，并用555产生脉冲信号，共同构成等时钟信号生成的设计和计数器的设计。
①555定时器简介：555定时器是一种模拟电路和数字电路相结合的中规模集成器件，它性能优良，适用范围很广，外部加接少量的阻容元件可以很方便地组成单稳态触发器和多谐振荡器，以及不需外接元件就可组成施密特触发器。
因此集成555定时被广泛应用于脉冲波形的产生与变换、测量与控制等方面。
下图为用555定时器设计的多谐振荡器的电路图及其电路产生的波形：1、用555定时器构成的多谐振荡器是利用电容的充放电来代替外加触发信号，电容电压在两个阈值之间按指数规律变化。
令初始时刻0c u V =，0u 为高电平，3G 门输出低电平，放电管VT 截止，电源cc V 通过A B R R 、对电容C 充电，电容电压c u 按指数规律增加。
当23c cc u V >时，0u 变为低电平，3G 门输出高电平，放电管VT 饱和导通，c u 通过B R 和放电管VT 放电，电容电压c u 按指数规律减小。
当13c cc u V <时，0u 变高低电平，3G 门输出低电平，放电管VT 截止，电源cc V 通过A B R R 、对电容C 充电，电容电压c u 按指数规律增加。
当23c cc u V >时，0u 又变为低电平。
如此周而复始地电容充电和放电，就产生了振荡。
多谐振荡器的周期为12T T T =+，1T 为电容电压c u 由13cc V 充电到23cc V 所需的时间，充电时间常数()A B R R C τ=+。
数字电子技术自主设计性实验教学探索与实践
数字电子技术自主设计性实验教学探索与实践1. 引言1.1 背景介绍数字电子技术作为现代电子信息技术的重要组成部分，已经成为高等院校电子信息类专业的重要课程之一。
随着社会科技的不断发展和进步，数字电子技术在通信、计算机、自动控制等领域的应用越来越广泛，对于培养学生的工程实践能力和创新能力具有重要意义。
传统的数字电子技术实验教学注重基础知识和操作技能的传授，缺乏对学生实际能力的培养和激发学生的创新意识。
为了进一步提高数字电子技术实验教学的质量和效果，探索和实践数字电子技术自主设计性实验教学模式显得尤为重要。
自主设计性实验教学是指教师提供基本的实验内容和实验要求，学生根据自己的兴趣和能力独立设计实验方案，完成实验并进行实验结果分析和总结的一种教学方法。
通过这种方式，学生不仅可以深入理解实验原理和方法，还能培养创新思维和解决问题的能力，培养学生的综合素质和实际操作能力。
数字电子技术自主设计性实验教学在促进学生学习兴趣、提高学生实践能力和创新能力等方面具有重要的意义。
1.2 研究意义数字电子技术自主设计性实验教学的研究意义非常重大。
数字电子技术作为现代电子科学的基础和核心技术，掌握数字电子技术对于学生未来的发展至关重要。
通过自主设计性实验教学，学生可以深入理解数字电子技术的原理和应用，提高他们的实践操作能力和创新能力。
数字电子技术自主设计性实验教学可以激发学生学习的兴趣和潜力。
传统的实验教学往往是按部就班地进行，学生缺乏对知识的实际运用和创新思维的锻炼。
而自主设计性实验教学则可以让学生自主选择实验方向、参与实验设计和实施过程，培养学生的主动学习意识和动手能力，激发他们的学习动力。
数字电子技术自主设计性实验教学可以促进教学方法的创新和教学质量的提升。
通过不断探索和实践，教师可以改进实验教学内容和方法，提高教学效果和学生学习体验，推动数字电子技术实验教学向更加深入和全面发展。
研究数字电子技术自主设计性实验教学的意义在于促进学生的全面发展，提高教育教学质量，推动数字电子技术教育的不断完善和创新。
哈工大数电自主设计实验报告
姓名班级学号实验日期2014.11. 节次教师签字成绩实验名称出租车计价表的简单逻辑设计1.实验目的（1）掌握并熟练运用集成同步加法计数器74LS160芯片的清零、置数和级联功能的接法，并能综合运用这些接法实现进制改变等功能。
（2）掌握并熟练运用中规模4位二进制码比较器74LS85芯片的数码比较功能。
（3）用若干集成同步加法计数器74LS160芯片和中规模4位二进制码比较器74LS85芯片组合设计出租车计价表电路，使之实现如下功能：起步价为3公里内8元，超过3公里每公里收2元，停车不计费，将最后的钱数通过数码管显示。
2.总体设计方案或技术路线（1）行车距离的模拟：在车轮上安装传感器，获得车轮转动信息，即获得行车距离信息，将出租车行驶距离转换成与之成正比的脉冲个数。
本实验设定每100m产生一个脉冲，脉冲频率反应行车速度，脉冲源由示波器的信号发生器提供。
（2）基本计数电路：，将该脉冲作为74LS160（I）的时钟，通过同步每100米产生一个脉冲CP置数对该脉冲进行5分频，那么得到的脉冲CP为每500m（1里）产生一次。
1作为距离计数单位以便距离累加电路进行距离累加。
CP1作为价格计数单位则为1元/里，以便计价电路进行价格累加；CP1（3）距离累加电路：将74LS160（II）和74LS160（III）通过级联构成一个0～99的加法计数器，作为他们的时钟。
然后分别把对行驶距离进行累计（距离单位：里），其中CP1两个芯片和数码管连接显示行驶距离。
因此该计价表行驶距离最大值为99里，即49.5公里。
（4）比较判断电路：将CP1作为74LS160（IV）的时钟，实现距离累加功能，与（3）不同的是它的输出端QD QCQBQA与74LS85的A3A2A1A相连,而B3B2B1B为0110，意味着6个500m即3公里，当74LS160（IV）输出小于或等于3公里时，A>B端为低电平，当输出大于3公里时，A>B端为高电平。
哈工大数电自主设计实验
姓名班级学号实验日期节次教师签字成绩百秒内倒计时器设计1.实验目的1. 培养分析、设计逻辑电路的基本能力。
2. 进一步熟悉常用芯片的基本使用。
3. 熟悉仿真软件Multisim 11.0的基本操作。
2.总体设计方案或技术路线倒计时系统的原理框图如下所示：a.振荡环节和分频/计数控制环节用555电路组成多谐振荡器，产生f=1Hz的信号，即秒脉冲。
计数控制环节是指减1计数器状态为00（即倒计时结束）时，使计数器停止计数。
这时只要使秒脉冲不再持续即可。
这里将判零信号与多谐振荡器输出信号通过与门连接，即可实现该功能。
b.赋初值控制、减1计数器环节和译码显示环节这里用两片双时钟加/减计数器74LS192级联即可实现该部分功能。
将计数器输出端接到LED显示管，即可以实现译码显示功能。
c.判零电路和报警控制通过集成或门将计数器各输出连接起来，只有当计数器状态为00（两片74LS90的输出端QDQCQBQA=0000,此时倒计时输出结束），或门输出结果才为0。
将或门输出信号作为判零信号。
则倒计时结束时，秒脉冲停止，计数器不再计数。
将判零连接至非门后，将非门输出信号连接至小喇叭，这样，倒计时结束后，小喇叭发出声响，实现倒计时结束报警功能。
具体实现过程参见原理分析部分。
3.实验电路图图 1 秒脉冲产生及计数控制电路图 2赋初值、减1计数及判零报警电路图3完整电路4. 仪器设备名称、型号实验箱、子板1台双踪示波器1台数字万用表1台555定时器1片74LS90 1片74LS00 1片74LS192 2片74LS32 2片LED数码管2组（实验箱上集成）小喇叭1个（实验箱上集成）电容、电阻、导线等若干5.理论分析或仿真分析结果a.振荡环节和分频/计数控制环节用555电路组成多谐振荡器，产生f=1Hz的信号，即秒脉冲。
由555定时器构建多谐振荡器的基本原理，多谐振荡器的振荡周期为：这里采用Multisim 11.0对电路进行仿真。
电工自主设计实验--简单数字电子表的设计
简单数字电子表的设计1.实验目的熟悉掌握有关时序逻辑电路的组成原理；理解有关简单数字电子表的设计与制作原理；掌握有关74LS系列等集成器的用法。
2.总体设计方案或技术路线数字电子表的逻辑框图如图1所示。
它由计数器、译码显示器和较时电路组成。
图1数字电子表逻辑框图3.实验电路图3.160进制计数器图260进制计数器3.224进制计数器图524进制计数器3.37进制计数器图67进制计数器表274LS161功能表输入输出CLK LD CLR ENP ENT QX X0X X全“L”↓01X X预置数据↓1111计数X110X保持X11X0保持3.4译码显示电路图7译码显示电路表374LS47引脚功能表-七段译码驱动器功能表十进数或功能输入BI/RBO输出LT RBI D C B A a b c d e f g0H H0000H0000001 1H X0001H1001111 2H X0010H0010010 3H X0011H0000110 4H X0100H1001100 5H X0101H0100100 6H X0110H1100000 7H X0111H0001111 8H X1000H0000000 9H X1001H0001100 10H X1010H1110010 11H X1011H1100110 12H X1100H1011100 13H X1101H0110100 14H X1110H1110000 15H X1111H1111111 BI X X X X X X L1111111 RBI H L0000L1111111 LT L X1111H00000003.5校时电路图8校时电路4.仪器设备名称、型号器件大小和数目型号七段显示器7个译码器7个74LS48D 计数器7个74LS161D 计数器3个74LS90D 两输入端与非门15个74LS00D 三输入端与非门1个74LS10D 两输入端或门1个74LS08D 非门3个74LS04D 单刀开关3个R1 3.3KR2 3.3KR3 3.3KR4 4.5KR5 3.3KR6 3.3KC110nfC210nfC30.1ufC41ufC510nf5.理论分析或仿真分析结果将标准秒信号送入“秒计数器”，“秒计数器”采用60进制计数器，每累计60秒发出一个“分脉冲”信号，该信号将作为“分计数器”的时钟脉冲。
哈工大数电自主实验-数字流水灯
Harbin Institute of Technology数字电路自主设计实验院系：航天学院班级：姓名：学号：指导教师：哈尔滨工业大学一、实验目的1．进一步掌握数字电路课程所学的理论知识。
2．熟悉几种常用集成数字芯片的功能和应用，并掌握其工作原理，进一步学会使用其进行电路设计。
3．了解数字系统设计的基本思想和方法，学会科学分析和解决问题。
4．培养认真严谨的工作作风和实事求是的工作态度。
5．数电课程实验为我们提供了动手实践的机会，增强动手实践的能力。
二、实验要求设计流水灯，即一排灯按一定的顺序逐次点亮，且可调频、暂停、步进。
三、实验步骤1．设计电路实现题目要求，电路在功能相当的情况下设计越简单越好；2. 画出电路原理图（或仿真电路图）；3.元器件及参数选择；4.电路仿真与调试；5.到实验时进行电路的连接与功能验证，注意布线，要直角连接，选最短路径，不要相互交叉，注意用电安全，所加电压不能太高，以免烧坏芯片；6.找指导教师进行实验的检查与验收；7.编写设计报告：写出设计与制作的全过程，附上有关资料和图纸，心得体会。
四、实验原理设计流水灯的方法有很多种，我的设计思路是：利用555定时器产生秒脉冲信号，74LS161组成8进制计数器，74LS138进行译码，点亮电平指示灯。
并通过调节555的电阻，实现频率可调。
通过两与非门，实现暂停、步进功能。
1.秒信号发生器（1）555定时器结构（2）555定时器引脚图（3）555定时器功能表（4）555定时器仿真图2. 74LS161实现8进制加计数74LS161是常用的四位二进制可预置的同步加法计数器,它可以灵活地运用在各种数字电路，以及单片机系统中实现分频器等很多重要的功能。
（1）74LS161同步加法器引脚图管脚图介绍:始终CP和四个数据输入端P0-P3清零CLR使能EP,ET置数PE数据输出端Q0-Q3进位输出TC（2）74LS161功能表（5）74LS161仿真图对74LS161进行八进制计数改组，需要一个与非门，即芯片74LS00,也就是将74LS161的输出端通过与非门，当输出为8时将输出为高电平的端口与非后接到74LS161的清零段。
数电自主设计
姓名班级学号实验日期12.06 节次教师签字成绩实验名称 24秒倒计时器的设计1.实验目的1.加深对组合逻辑电路以及时序逻辑电路的掌握。
2.进一步展开对多位计数器的思考。
2.总体设计方案或技术路线图1 倒计时器组成框图设计步骤：24秒倒计时器原理框图如图1所示。
功能的电路采用模块化设计，分别都有各自的功能。
24秒倒计时器包括1Hz时钟脉冲发生器、计数器、译码显示电路、控制电路、报警电路等5个部分组成。
其中计数器和控制电路是系统的主要部分。
计数器完成24秒倒计时功能，而控制电路控制计数器的启动计数、暂停/继续计数。
当启动置数开关时，计数器完成置数功能显示24秒字样；当启动开关时，计数器开始计数；暂停/继续开关连接到连续计数端时，计数器开始连续计数，当连接到暂停计数端时，计数器暂停计数。
计数器递减到零时，发出光电报警信号。
当计数器接收到秒脉冲后开始倒计数，等递减到零时，发光二极管亮光报警。
通过控制电路来完成计数器的启动、计数、暂停/继续、译码显示电路的显示等功能。
本电路用两个74LA192芯片构成递减计数器（24进制）；控制电路由74LS00构成；1Hz时钟脉冲发生器由实验箱提供；两个数码管构成显示电路。
计时及译码显示电路计数器采用74LS192同步可逆双时钟计数器。
74LS192的UP、DOWN端分别时加/减计数器的时钟输入端。
在置数控制端LOAD=1、清零端CLR=0的情况下，若DOWN=1，计数脉冲加入到UP端，则计数器在预置数的基础上完成加计数，CO'端发出进位负跳变脉冲；若UP=1，计数脉冲加入到DOWN端，则计数器在预置数的基础上完成减计数，当减计数到0时，BO'借位输出端发出借位负跳变脉冲。
LOAD为异步并行置数控制端，当LODA'=0时，计数器置数，LOAD=1时，计数器处于计数状态。
计数器及译码显示电路由两片74LS192设计成二十四进制减法计数器，由74LS47译码，七段码显示器显示计时时间。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
数电实验自主设计—哈工大Harbin Institute of Technology数字电子技术实验自主设计实验报告姓名班级1404105 学号台号实验日期节次教师签字成绩实验名称：基于BASYS2 FPGA板的开发应用1.实验目的(1) 熟悉Verilog语言的使用(2) 能通过ISE软件进行FPGA简单的开放应用(3) 结合实际应用掌握课上所学关于组合电路和时序电路的理论知识(4) 掌握根据实际需求设计相应较为优化的电路的能力2. 实验环境ISE14.7BASYS2开发板3.实验内容总共设计3个实际应用电路，分别为两个较为简单的组合逻辑电路和一个较为复杂的时序逻辑电路。
下面分别介绍各个设计：（1）实验一：判断是否可以输血设计要求：已知人的血型由A、B、AB、O四种。
输血时，输血者的血型与受血者血型必须符合图中用箭头指示的授受关系。
要求该电路能够判断输血者与受血者的血型是否符合上述规定。
具体要求如图1所示。
图 1输血要求（2）实验二：显示译码电路设计要求：根据不同输入取值，依次显示“HIT+学号后5位（即HIT05108）”，共8个字型。
（3）实验三：数字钟设计要求：在数码管上显示分钟和秒的计时功能。
最左边两个显示分钟，最右边两个显示秒钟。
4.各实验源代码及仿真结果（1）实验一：判断是否可以输血Verilog程序：module shuxue(input a,input b,input ab,input o,input sa,input sb,input sab,input so,output reg w,output reg p); //a,b,ab,o分别代表输血者的四种血型sa,sb,sab,so分别代表受血者的四种血型；w代表W灯；p代表P灯reg w1,w2;always@(*)begincase({a,b,ab,o}) //判断输血者的输入是否符合要求4'b0001:w1=0;4'b0010:w1=0;4'b0100:w1=0;4'b1000:w1=0;default:w1=1; //若符合要求w1=0;否则w1=1endcasecase({sa,sb,sab,so}) //判断受血者的输入是否符合要求4'b0001:w2=0;4'b0010:w2=0;4'b0100:w2=0;4'b1000:w2=0;default:w2=1; //若符合要求w2=0;否则w2=1endcasew=w1||w2; //若输血者和受血者都符合要求w=0;否则w=1if(w==1)p = 0;else if(sa==1) //若受血者是A型血beginif(a==1||ab==1||o==1) //输血者是A,AB,O型血，p=1p=1;elsep=0;endelse if(sb==1) //若受血者是B型血beginif(b==1||ab==1||o==1) //输血者是B,AB,O型血，p=1p=1;elsep=0;endelse if(sab==1) //若受血者是AB型血beginif(b==1||a==1||o==1||ab==1) //输血者是A,B,AB,O型血，p=1p=1;elsep=0;endelse //若受血者是O型血beginif(o==1) //输血者是O型血，p=1p=1;elsep=0;endendendmodule引脚约束文件：NET "a" LOC=P11; NET "b" LOC=L3; NET "ab" LOC=K3; NET "o" LOC=b4; NET "sa" LOC=g3; NET "sb" LOC=f3; NET "sab" LOC=e2; NET "so" LOC=n3; NET "w" LOC=m11; NET "p" LOC=m5;仿真结果：数字电子技术基础设计作业10图 2实验一仿真波形图（2）实验二：显示译码电路（HIT05108） Verilog 程序：module da2( input [2:0] s, output reg[7:0] dl ); //s 表示8种输入；dl 控制8段数码管always@(s) begin case(s)3'b000:dl=8'b10010001; //s 输入为0，数码管显示H 3'b001:dl=8'b11110111; //s 输入为1，数码管显示I 3'b010:dl=8'b11100001; //s 输入为2，数码管显示T 3'b011:dl=8'b10011111; //s 输入为3，数码管显示1 3'b100:dl=8'b00000011; //s 输入为4，数码管显示0 3'b101:dl=8'b01001001; //s 输入为5，数码管显示5 3'b110:dl=8'b00000011; //s 输入为6，数码管显示03'b111:dl=8'b00000001;//s 输入为7，数码管显示8endcaseendendmodule管脚约束文件：NET "dl[7]" LOC = L14;NET "dl[6]" LOC = H12;NET "dl[5]" LOC = N14;NET "dl[4]" LOC = N11;NET "dl[3]" LOC = P12;NET "dl[2]" LOC = L13;NET "dl[1]" LOC = M12;NET "dl[0]" LOC = N13;NET "S[2]" LOC = K3;NET "S[1]" LOC = L3;NET "S[0]" LOC = P11; 仿真波形：图 3实验二仿真波形图（3）实验三：数字钟Verilog程序：//顶层模块module clock_top(clk,duan,wei);input clk;output[7:0] duan;output[3:0] wei;wire clk_1Hz,clk_190Hz;wire[15:0] disp;clock_divf U1(.clk_50MHz(clk),.clk_1Hz(clk_1Hz),.clk_190Hz(clk_190Hz));clock_time U2(.clk_1Hz(clk_1Hz),.time_MS(disp));IP_smg_dsp U3(.clk_190Hz(clk_190Hz),.dat(disp),.duan(duan),.wei(wei)); endmodule//分频模块，得到1Hz，用于秒计数；得到190Hz,用于控制数码管显示//190Hz：这是4个数码管可以同时稳定显示的最低2n分频频率module clock_divf(clk_50MHz,clk_1Hz,clk_190Hz); input clk_50MHz;output clk_190Hz;output reg clk_1Hz;reg[25:0] cnt;assign clk_190Hz=cnt[17];always@(posedge clk_50MHz)if(cnt==25000000) //实际项目用，1s变化1次// if(cnt==250000) //测试用，加快100倍分钟/秒的变化begincnt=0;clk_1Hz=~clk_1Hz;endelse cnt=cnt+1;endmodule//计时模块，得到分和秒module clock_time(clk_1Hz,time_MS);input clk_1Hz;output[15:0] time_MS;reg[3:0] M_H,M_L,S_H,S_L;reg clk_SH,clk_ML,clk_MH;assign time_MS={M_H,M_L,S_H,S_L}; //时间：分、秒always@(posedge clk_1Hz)begin //秒：个位if(S_L==9)beginS_L=0;clk_SH=1;endelse beginS_L=S_L+1;clk_SH=0;endendalways@(posedge clk_SH)begin //秒：十位if(S_H==5)beginS_H=0;clk_ML=1;endelse beginS_H=S_H+1;clk_ML=0;endendalways@(posedge clk_ML)begin //分钟：个位if(M_L==9)beginM_L=0;clk_MH=1;endelse beginM_L=M_L+1;clk_MH=0;endendalways@(posedge clk_MH)begin //分钟：十位if(M_H==5)M_H=0;else M_H=M_H+1;endendmodule//4个数字扫描显示模块module IP_smg_dsp(clk_190Hz,dat,duan,wei); input clk_190Hz;input[15:0]dat;output reg[7:0]duan;output reg[3:0]wei;reg[3:0]disp;reg[1:0]smg_ctl;always@(posedge clk_190Hz)beginsmg_ctl=smg_ctl+1;case(smg_ctl)2'b00:beginwei=4'b1110;disp=dat[3:0];end2'b01:beginwei=4'b1101;disp=dat[7:4];end2'b10:beginwei=4'b1011;disp=dat[11:8];end2'b11:beginwei=4'b0111;disp=dat[15:12];endendcaseendalways@(disp)case(disp)0:duan=8'b11000000;1:duan=8'b11111001;2:duan=8'b10100100;3:duan=8'b10110000;4:duan=8'b10011001;5:duan=8'b10010010;6:duan=8'b10000010;7:duan=8'b11111000;8:duan=8'b10000000;9:duan=8'b10010000;10:duan=8'b10001000;11:duan=8'b10000011;12:duan=8'b11000110;13:duan=8'b10100001;14:duan=8'b10000110;15:duan=8'b10001110;default:duan=8'b11000000;//，默认为0 endcaseendmodule管脚约束文件：NET "wei[0]" LOC = F12; NET "wei[1]" LOC = J12; NET "wei[2]" LOC = M13; NET "wei[3]" LOC = K14; NET "duan[0]" LOC = L14; NET "duan[1]" LOC = H12; NET "duan[2]" LOC = N14; NET "duan[3]" LOC = N11; NET "duan[4]" LOC = P12; NET "duan[5]" LOC = L13; NET "duan[6]" LOC = M12; NET "duan[7]" LOC = N13;NET "clk" LOC=B8;仿真波形：图 4实验三仿真波形图5.实验结论（1）基于Verilog语言对FPGA开发板进行开发，可实现各种丰富的功能（2）进行模块化的编程可提高编写代码的效率，也易于debug6.实验中出现的问题及解决对策（1）问题：map和place&route环节需要过长时间解决：程序模块化，易于综合和布线（2）问题：bit文件导入FPGA可以正常实现功能，但仿真时一直出现z和x状态解决：应该给中间变量附上初值（3）问题：综合、转化为电路、生成bit等过程中会出现warning的情况解决：尽量消除warning，但是有warning并不会影响最终结果7.参考文献[1] 杨春玲. 数字电子技术基础. 北京 : 高等教育出版社, 2011 :409-411.[2] 贺敬凯. Xilinx FPGA应用开发. 北京: 清华大学出版社,2015.[3] 沈涛. Xilinx FPGA/CPLD设计初级教程. 西安: 西安电子科技大学出版社,2009.。