芯片测试的几个术语及解释(CP、FT、WAT)
CP是把坏的Die挑出来，可以减少封装和测试的成本。
可以更直接的知道Wafer的良率。
FT是把坏的chip挑出来；检验封装的良率。
现在对于一般的wafer工艺，很多公司多吧CP给省了；减少成本。
ＣＰ对整片Ｗａｆｅｒ的每个Ｄｉｅ来测试
而ＦＴ则对封装好的Ｃｈｉｐ来测试。
ＣＰＰａｓｓ才会去封装。
然后ＦＴ，确保封装后也Ｐａｓｓ。
WAT是Wafer Acceptance Test，对专门的测试图形（test key）的测试，通过电参数来监控各步工艺是否正常和稳定；
CP是wafer level的chip probing，是整个wafer工艺，包括backgrinding和backmetal （if needed），对一些基本器件参数的测试，如vt,Rdson,BVdss,Igss,Idss等，一般测试机台的电压和功率不会很高；
FT是packaged chip level的Final Test，主要是对于这个（CP passed）IC或Device芯片应用方面的测试，有些甚至是待机测试；
Pass FT还不够，还需要作process qual和product qual
CP测试对Memory来说还有一个非常重要的作用，那就是通过MRA计算出chip level的Repair address，通过Laser Repair将CP测试中的Repairable die修补回来，这样保证了yield和reliability两方面的提升。
CP是对wafer进行测试,检查fab厂制造的工艺水平
FT是对package进行测试,检查封装厂制造的工艺水平
对于测试项来说,有些测试项在CP时会进行测试,在FT时就不用再次进行测试了,节省了FT
测试时间;但是有些测试项必须在FT时才进行测试(不同的设计公司会有不同的要求)
一般来说，CP测试的项目比较多，比较全；FT测的项目比较少，但都是关键项目，条件严格。
但也有很多公司只做FT不做CP(如果FT和封装yield高的话，CP就失去意义了)。
在测试方面，CP比较难的是探针卡的制作，并行测试的干扰问题。
FT相对来说简单一点。
还有一点，memory测试的CP会更难，因为要做redundancy analysis,写程序很麻烦。
CP在整个制程中算是半成品测试，目的有2个，1个是监控前道工艺良率，另1个是降低后道成本（避免封装过多的坏芯片），其能够测试的项比FT要少些。
最简单的一个例子，碰到大电流测试项CP肯定是不测的（探针容许的电流有限），这项只能在封装后的FT测。
不过许多项CP测试后FT的时候就可以免掉不测了（可以提高效率），所以有时会觉得FT 的测试项比CP少很多。
应该说WAT的测试项目和CP/FT是不同的。
CP不是制造（FAB）测的!
而CP的项目是从属于FT的（也就是说CP测的只会比FT少），项目是完全一样的；不同的是卡的SPEC而已；因为封装都会导致参数漂移，所以CP测试SPEC收的要比FT更紧以确保
最终成品FT良率。
还有相当多的DH把wafer做成几个系列通用的die，在CP时通过trimming 来定向确定做成其系列中的某一款，这是解决相似电路节省光刻版的最佳方案；所以除非你公司的wafer封装成device是唯一的，且WAT良率在99%左右，才会盲封的。
据我所知盲封的DH很少很少，风险实在太大，不容易受控。
WAT:wafer level的管芯或结构测试
CP:wafer level的电路测试含功能.
FT:device level的电路测试含功能.
CP = chip probing.
FT= FInal Test.
CP 一般是在测试晶圆，封装之前, 封装后都要FT的。
不过bump wafer是在装上锡球，probing 后就没有FT.
FT 是在封装之后，也叫“终测”。
意思是说测试完这道就直接卖去做application.
CP 用prober, probe card。
FT 是handler, socket.
CP 比较常见的是room temperature = 25度,FT 可能一般就是75或90度
CP没有QA buy-off， FT 有
CP 两方面
1.监控工艺.所以呢，觉得probe实际属于FAB范畴
2.控制成本。
financial g ate。
我们知道FT封装和测试成本是芯片成本中比较大的一部
分，所以把次品在probe中reject掉或者修复，最有利于控制成本
FT:
终测通常是测试项最多的测试了，有些客户还要求3温测试，成本也最大。
至于测试项呢，
1.如果测试时间很长，CP和FT又都可以测，像trim项，加在probe能显著降低时间成本，
当然也看客户要求。
2.关于大电流测试呢，FT多些，但是我在probe也测过十几安培的功率mosfet,一个PAD
上十多个needle。
3.有些PAD会封装到DEVICE内部，在FT是看不到的，所以有些测试项只能在CP直接测，
像功率管的GATE端漏电流测试Igss
CP测试主要是挑出坏die，修补die，然后保证die在基本的spec内，function well. FT测试主要是package完后，保证die在严格的spec内能够function.
CP的难点在于，如何在最短的时间内挑出坏die,修补die。
FT的难点在于，如何在最短的时间内，保证出厂的Unit能够完成全部的Function。
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芯片的测试方法
芯片的测试方法半导体的生产流程包括晶圆制造和封装测试，在这两个环节中分别需要完成晶圆检测(CP,CircuitPrObing)和成品测试(F[Fina1Test)o无论哪个环节，要测试芯片的各项功能指标均须完成两个步骤：一是将芯片的引脚与测试机的功能模块连接起来，二是通过测试机对芯片施加输入信号，并检测输出信号，判断芯片功能和性能是否达到设计要求。
CP测试在整个芯片制作流程中处于晶圆制造和封装之间，测试对象是针对整片晶圆(Wafer)中的每一个Die,目的是确保整片(Wafer)中的每一个Die 都能基本满足器件的特征或者设计规格书，通常包括电压、电流、时序和功能的验证。
CP测试的具体操作是在晶圆制作完成之后，成千上万的裸DIE(未封装的芯片)规则的分布满整个Wafer o由于尚未进行划片封装，只需要将这些裸露在外的芯片管脚,通过探针(PrObe)与测试机台(TeSter)连接,进行芯片测试就是CP测试。
晶圆检测是指通过探针台和测试机的配合使用，对晶圆上的裸芯片进行功能和电参数测试，其测试过程为：探针台将晶圆逐片自动传送至测试位置，芯片的Pad点通过探针、专用连接线与测试机的功能模块进行连接，测试机对芯片施加输入信号并采集输出信号，判断芯片功能和性能是否达到设计规范要求。
测试结果通过通信接口传送给探针台，探针台据此对芯片进行打点标记，形成晶圆的M叩图。
成品测试是指通过分选机和测试机的配合使用，对封装完成后的芯片进行功能和电参数测试，其测试过程为：分选机将被测芯片逐个自动传送至测试工位，被测芯片的引脚通过测试工位上的基座、专用连接线与测试机的功能模块进行连接，测试机对芯片施加输入信号并采集输出信号，判断芯片功能和性能是否达到设计规范要求。
测试结果通过通信接口传送给分选机，分选机据此对被测芯片进行标记、分选、收料或编带。
外观检查就是目测或利用一些简单仪器，如立体显微镜、金相显微镜甚至放大镜等工具检查PCB的外观，寻找失效的部位和相关的物证，主要的作用就是失效定位和初步判断PCB的失效模式。
CP与FT的区别
关于CP和FT的测试,我本来以为这个话题已经是业界常识,不需要专门再谈了.不过前几天和一个设计公司的主管交流了一下,发现其实很多非测试专业的从业人员对这两个概念其实了解并不像我以为的那样深刻.所以,我还是有必要在这里再谈一下。
按照国际惯例,首先需要再解释一下什么是CP和FT测试.CP是(Chip Probe)的缩写,指的是芯片在wafer的阶段,就通过探针卡扎到芯片管脚上对芯片进行性能及功能测试,有时候这道工序也被称作WS(Wafer Sort);而FT是Final Test的缩写,指的是芯片在封装完成以后进行的最终测试,只有通过测试的芯片才会被出货。
由于测试治具上的差异,CP和FT的不同点并不仅仅限于所处的工序阶段不同,两者在效率和功能覆盖上都有着明显的差异,这些信息是每一个IC从业人员需要基本了解的。
在绝大多数情况下,特别是在国内,我们目前在CP测试上选用的探针都还是悬臂针(也有叫环氧针的,因为针是用环氧树脂固定的缘故).这种类型的针比较长,而且是悬空的,信号完整性控制上非常困难,所以一般数据的最高传输率只有100~400Mbps,高速信号的测试是几乎不可能的;另外,探针和pad的直接接触在电气性能上也有局限,容易产生漏电和接触电阻,这对于高精度的信号测量也会带来巨大的影响.所以,通常CP测试仅仅用于基本的连接测试和低速的数字电路测试。
当然,理论上在CP阶段也可以进行高速信号和高精度信号的测试,但这往往需要采用专业的高速探针方案,如垂直针/MEMS探针等技术,这会大大增加硬件的成本.多数情况下,这在经济角度上来说是不合算的。
那这样一来,我们还需不需要CP测试?或者在CP测试阶段如何对具体测试项目进行取舍呢?要回答这个问题,我们就必须对CP的目的有深刻的理解.那CP的目的究竟是什么呢?首先,CP最大的目的就是确保在芯片封装前,尽可能地把坏的芯片筛选出来以节约封装费用.所以基于这个认识,在CP测试阶段,尽可能只选择那些对良率影响较大的测试项目,一些测试难度大,成本高但fail率不高的测试项目,完全可以放到FT阶段再测试.这些项目在CP阶段测试意义不大,只会增加测试的成本.要知道,增加一个复杂的高速或高精度模拟测试,不仅仅会增加治具的成本,还会增加测试机台的费率和增加测试时间.这些测试项目在FT阶段都是要测试的,所以没有必要放在CP阶段重复进行了。
CP和FT简介
CP是把坏的Die挑出来，可以减少封装和测试的成本。
可以更直接的知道Wafer的良率。
FT 是把坏的chip挑出来；检验封装的良率。
8 %现在对于一般的wafer工艺，很多公司多吧CP给省了；减少成本。
ＣＰ对整片Ｗａｆｅｒ的每个Ｄｉｅ来测试而ＦＴ则对封装好的Ｃｈｉｐ来测试。
ＣＰＰａｓｓ才会去封装。
然后ＦＴ，确保封装后也Ｐａｓｓ。
WAT是Wafer Acceptance Test，对专门的测试图形（test key）的测试，通过电参数来监控各步工艺是否正常和稳定；CP是wafer level的chip probing，是整个wafer工艺，包括backgrinding和backmetal（if needed），对一些基本器件参数的测试，如vt,Rdson,BVdss,Igss,Idss等，一般测试机台的电压和功率不会很高；FT是packaged chip level的Final Test，主要是对于这个（CP passed）IC或Device芯片应用方面的测试，有些甚至是待机测试；Pass FT还不够，还需要作process qual和product qual CP测试对Memory来说还有一个非常重要的作用，那就是通过MRA计算出chip level的Repair address，通过Laser Repair将CP 测试中的Repairable die修补回来，这样保证了yield和reliability两方面的提升。
CP是对wafer进行测试,检查fab厂制造的工艺水平 FT是对package进行测试,检查封装厂制造的工艺水平对于测试项来说,有些测试项在CP时会进行测试,在FT时就不用再次进行测试了,节省了FT 测试时间;但是有些测试项必须在FT时才进行测试(不同的设计公司会有不同的要求)一般来说，CP测试的项目比较多，比较全；FT测的项目比较少，但都是关键项目，条件严格。
但也有很多公司只做FT不做CP(如果FT和封装yield高的话，CP就失去意义了)。
CP和FT简介
CP是把坏的Die挑出来，可以减少封装和测试的成本。
可以更直接的知道Wafer的良率。
FT 是把坏的chip挑出来；检验封装的良率。
8 %现在对于一般的wafer工艺，很多公司多吧CP给省了；减少成本。
ＣＰ对整片Ｗａｆｅｒ的每个Ｄｉｅ来测试而ＦＴ则对封装好的Ｃｈｉｐ来测试。
ＣＰＰａｓｓ才会去封装。
然后ＦＴ，确保封装后也Ｐａｓｓ。
WAT是Wafer Acceptance Test，对专门的测试图形（test key）的测试，通过电参数来监控各步工艺是否正常和稳定；CP是wafer level的chip probing，是整个wafer工艺，包括backgrinding和backmetal（if needed），对一些基本器件参数的测试，如vt,Rdson,BVdss,Igss,Idss等，一般测试机台的电压和功率不会很高；FT是packaged chip level的Final Test，主要是对于这个（CP passed）IC或Device芯片应用方面的测试，有些甚至是待机测试；Pass FT还不够，还需要作process qual和product qual CP测试对Memory来说还有一个非常重要的作用，那就是通过MRA计算出chip level的Repair address，通过Laser Repair将CP 测试中的Repairable die修补回来，这样保证了yield和reliability两方面的提升。
CP是对wafer进行测试,检查fab厂制造的工艺水平 FT是对package进行测试,检查封装厂制造的工艺水平对于测试项来说,有些测试项在CP时会进行测试,在FT时就不用再次进行测试了,节省了FT 测试时间;但是有些测试项必须在FT时才进行测试(不同的设计公司会有不同的要求)一般来说，CP测试的项目比较多，比较全；FT测的项目比较少，但都是关键项目，条件严格。
但也有很多公司只做FT不做CP(如果FT和封装yield高的话，CP就失去意义了)。
半导体常用词汇汇总
1. acceptance testing (WAT: wafer acceptance testing)2. acceptor: 受主，如B，掺入Si中需要接受电子3. ACCESS：一个EDA（Engineering Data Analysis）系统4. Acid：酸5. Active device：有源器件，如MOS FET（非线性，可以对信号放大）6. Align mark(key)：对位标记7. Alloy：合金8. Aluminum：铝9. Ammonia：氨水10. Ammonium fluoride：NH4F11. Ammonium hydroxide：NH4OH12. Amorphous silicon：α-Si，非晶硅（不是多晶硅）13. Analog：模拟的14. Angstrom：A（1E-10m）埃15. Anisotropic：各向异性（如POLY ETCH）16. AQL(Acceptance Quality Level)：接受质量标准，在一定采样下，可以95%置信度通过质量标准（不同于可靠性，可靠性要求一定时间后的失效率）17. ARC(Antireflective coating)：抗反射层（用于METAL等层的光刻）18. Antimony(Sb)锑19. Argon(Ar)氩20. Arsenic(As)砷21. Arsenic trioxide(As2O3)三氧化二砷22. Arsine(AsH3)23. Asher：去胶机24. Aspect ration：形貌比（ETCH中的深度、宽度比）25. Autodoping：自搀杂（外延时SUB的浓度高，导致有杂质蒸发到环境中后，又回掺到外延层）26. Back end：后段（CONTACT以后、PCM测试前）27. Baseline：标准流程28. Benchmark：基准29. Bipolar：双极30. Boat：扩散用（石英）舟31. CD：（Critical Dimension）临界（关键）尺寸。
晶圆wat测试标准
晶圆wat测试标准
晶圆WAT（晶圆自动测试）是一种测试技术，用于在制造过程中检测晶圆
上的芯片是否正常工作。
WAT测试的标准主要包括以下几个方面：
1. 测试项目：WAT测试可以测试电流、电压、电阻和电容等参数，以确保
芯片的功能正常。
此外，还可以测试芯片的静态电流、漏电流等参数，以确保芯片的功耗符合设计要求。
2. 测试方法：WAT测试需要使用特定的测试板和测试探针。
测试探针与晶
圆上的芯片引脚接触，测试板则连接测试探针，并将测试信号发送给芯片。
通过测量芯片的响应信号，可以判断芯片是否正常工作。
3. 测试标准：晶圆代工厂会制定自己的WAT测试标准，以确保生产的芯片符合设计要求。
这些标准包括测试项目的选择、测试信号的参数（如电压、电流、频率等）、测试通过/失败的判定标准等。
4. 测试结果分析：WAT测试完成后，需要对测试结果进行分析。
分析的内
容包括测试数据的统计、异常数据的识别、原因分析和改进措施等。
通过分析测试结果，可以不断优化制造工艺和测试方法，提高芯片的良率和可靠性。
总之，晶圆WAT测试标准是确保芯片质量的重要手段之一。
通过制定合理的测试标准和测试方法，可以有效地提高芯片的良率和可靠性，降低生产成本。
CP和FT简介
CP和FT简介CP是把坏的Die挑出来，可以减少封装和测试的成本。
可以更直接的知道Wafer的良率。
FT 是把坏的chip挑出来；检验封装的良率。
8 %现在对于一般的wafer工艺，很多公司多吧CP给省了；减少成本。
ＣＰ对整片Ｗａｆｅｒ的每个Ｄｉｅ来测试而ＦＴ则对封装好的Ｃｈｉｐ来测试。
ＣＰＰａｓｓ才会去封装。
然后ＦＴ，确保封装后也Ｐａｓｓ。
WAT是Wafer Acceptance Test，对专门的测试图形（test key）的测试，通过电参数来监控各步工艺是否正常和稳定；CP是wafer level的chip probing，是整个wafer工艺，包括backgrinding和backmetal（if needed），对一些基本器件参数的测试，如vt,Rdson,BVdss,Igss,Idss等，一般测试机台的电压和功率不会很高；FT是packaged chip level的Final Test，主要是对于这个（CP passed）IC或Device芯片应用方面的测试，有些甚至是待机测试；Pass FT还不够，还需要作process qual和product qual CP测试对Memory来说还有一个非常重要的作用，那就是通过MRA计算出chip level的Repair address，通过Laser Repair将CP 测试中的Repairable die修补回来，这样保证了yield和reliability两方面的提升。
CP是对wafer进行测试,检查fab厂制造的工艺水平FT是对package进行测试,检查封装厂制造的工艺水平对于测试项来说,有些测试项在CP时会进行测试,在FT时就不用再次进行测试了,节省了FT 测试时间;但是有些测试项必须在FT时才进行测试(不同的设计公司会有不同的要求)一般来说，CP测试的项目比较多，比较全；FT测的项目比较少，但都是关键项目，条件严格。
但也有很多公司只做FT不做CP(如果FT和封装yield高的话，CP就失去意义了)。
芯片cp测试
芯片cp测试芯片CP（Chipset Platform）是指计算机或手机芯片中的主控芯片，它负责控制和协调各个硬件组件之间的通信和运算。
一个好的芯片CP能够提供高效的数据处理能力，稳定的系统性能以及低功耗的优势。
在进行芯片CP测试时，通常需要考虑以下几个方面：1. 性能测试：性能测试是芯片CP测试的重要一环。
通过测试计算芯片在处理器性能、内存带宽、图形渲染等方面的能力，来评估芯片CP的整体性能水平。
常用的性能测试工具有Geekbench、Antutu等。
2. 能耗测试：一个好的芯片CP应该能够在提供高性能的同时保持较低的能耗水平。
通过测试芯片在不同负载下的功耗情况，可以评估芯片CP的能效性能。
常用的能耗测试工具有Battery Life、3D Mark等。
3. 稳定性测试：稳定性是芯片CP测试中的一个重要指标。
通过长时间运行、大负载运算等方式来模拟实际使用场景，验证芯片CP在高负载、高温度等条件下的稳定性和可靠性。
常用的稳定性测试工具有Prime95、Memtest等。
4. 兼容性测试：芯片CP在应用上需要能够兼容各种软件和硬件设备。
通过测试芯片CP在不同操作系统、不同应用程序等环境下的兼容性和性能表现，来评估芯片CP的可用性和稳定性。
5. 安全性测试：随着网络攻击的增多，芯片CP的安全性也成为了一个重要的测试项目。
通过测试芯片CP在抗干扰、抗攻击等方面的能力，以及识别和应对安全漏洞的能力，来评估芯片CP的安全性能。
综上所述，芯片CP测试是为了评估芯片CP的性能、能效、稳定性、兼容性和安全性等方面的表现。
通过科学、全面的测试方法，可以帮助芯片CP的制造商和开发者不断改进和提升芯片CP的性能和质量，从而满足市场需求和用户期待。
晶圆可接受度测试（WAT）
晶圆可接受度测试（WAT）晶圆⽣产出来后，在出晶圆⼚之前，要经过⼀道电性测试，称为晶圆可接受度测试（WAT）。
这个测试是测试在切割道（Scribe Line）上的测试键（TestKey）的电性能。
测试键通常设计有各种原件，例如不同尺⼨的NMOS、PMOS、电阻、电容以及其他⼯艺相关的特性。
这⼀道可以当做是初选。
那些有严重⽣产问题从⽽使得测试键的电性能超出规格之外的晶圆会在这⼀道被筛选出来，报废掉。
这⼀道报废掉的晶圆，因为还没有出货到客户⼿⾥，所以是不收取客户钱的，由晶圆⼚⾃⼰吸收。
WAT测试结束后，晶圆⼯艺就算完成。
下⼀步就是来到测试⼚这⾥进⾏测试。
第⼀道晶圆切割前的测试我们称为CP (Chip Probing）, 因为这⼀道测试是在完整的晶圆上测的，⽤到的机台，我们称作Prober。
每⼀个产品，都会有针对⾃⼰设计的Prober Card, 上⾯根据芯⽚的测试焊盘（Pad）的位置装有对应的测试探针及电路与测试台连接。
每次测的时候，测试头从上⾯压下来，探针就会扎到Pad上，然后供电进⾏测试。
两期我们聊了芯⽚的封装和测试问题，包括CP测试，FT测试和系统级测试（没看过的朋友可以点击这⾥你不知道的那些芯⽚测试和测试⿊幕和你了解芯⽚封装技术吗？）。
这⼀次我们聊⼀下半导体中良率的问题。
良率是个啥？有什么⽤？良率是什么？准确的说，就是总共的芯⽚（可以是⼀⽚wafer，可以是⼀个批次，可以是⼀个产品，或者是⼀段时间内有多少芯⽚等等）。
在这些芯⽚测试完成后，有哪些芯⽚是通过测试的，两者相除就是良率，为了聊起来⽅便，我们就拿晶圆级测试（CP）来做例⼦。
下⾯是⼀⽚foundry寄给测试⼚的wafer，现在要进⾏CP测试了。
现在我们假设这⽚wafer总共有100颗芯⽚，在完成CP1，CP2，CP3之后，只有92颗芯⽚是通过的。
所以说，我们把这⼀⽚的良率称作是92%（92/100）。
那你可能会问，那⼜怎么了，有92颗芯⽚能⽤，我就⽤92颗呗，可不是这样哦。
芯片测试图形文件的编写
芯片测试图形文件的编写之前讲过关于集成电路设计、晶圆代工、封装等，但对于芯片测试这一块较少涉及，今天就来给大家科普下吧！为什么要进行芯片测试? 芯片测试是一个比较大的问题，直接贯穿整个芯片设计与量产的过程中。
首先芯片fail可以是下面几个方面：功能fail，某个功能点点没有实现，这往往是设计上导致的，通常是在设计阶段前仿真来对功能进行验证来保证，所以通常设计一块芯片，仿真验证会占用大约80%的时间。
性能fail，某个性能指标要求没有过关，比如2G的cpu只能跑到1.5G，数模转换器在要求的转换速度和带宽的条件下有效位数enob要达到12位，却只有10位，以及lna的noise figure指标不达标等等。
这种问题通常是由两方面的问题导致的，一个是前期在设计系统时就没做足余量，一个就是物理实现版图太烂。
这类问题通常是用后仿真来进行验证的。
生产导致的fail。
这个问题出现的原因就要提到单晶硅的生产了。
学过半导体物理的都知道单晶硅是规整的面心立方结构，它有好几个晶向，通常我们生长单晶是是按照111晶向进行提拉生长。
但是由于各种外界因素，比如温度，提拉速度，以及量子力学的各种随机性，导致生长过程中会出现错位，这个就称为缺陷。
缺陷产生还有一个原因就是离子注入导致的，即使退火也未能校正过来的非规整结构。
这些存在于半导体中的问题，会导致器件的失效，进而影响整个芯片。
所以为了在生产后能够揪出失效或者半失效的芯片，就会在设计时加入专门的测试电路，比如模拟里面的testmux，数字里面的scan chain（测逻辑），mbist（测存储），boundry scan（测io及binding），来保证交付到客户手上的都是ok的芯片。
而那些失效或半失效的产品要么废弃，要么进行阉割后以低端产品卖出。
这些芯片fail要被检测出来，就必须要进行芯片测试了。
芯片测试在什么环节进行? 现在芯片面积越来越大，测试相当具有挑战性。
所以如何测试其实是一门很深的学问。