集成电路中的晶体管及其寄生效应

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《半导体集成电路》考试题目及参考答案

《半导体集成电路》考试题目及参考答案

第一部分考试试题第0章绪论1.什么叫半导体集成电路?2.按照半导体集成电路的集成度来分,分为哪些类型,请同时写出它们对应的英文缩写?3.按照器件类型分,半导体集成电路分为哪几类?4.按电路功能或信号类型分,半导体集成电路分为哪几类?5.什么是特征尺寸?它对集成电路工艺有何影响?6.名词解释:集成度、wafer size、die size、摩尔定律?第1章集成电路的基本制造工艺1.四层三结的结构的双极型晶体管中隐埋层的作用?2.在制作晶体管的时候,衬底材料电阻率的选取对器件有何影响?。

3.简单叙述一下pn结隔离的NPN晶体管的光刻步骤?4.简述硅栅p阱CMOS的光刻步骤?5.以p阱CMOS工艺为基础的BiCMOS的有哪些不足?6.以N阱CMOS工艺为基础的BiCMOS的有哪些优缺点?并请提出改进方法。

7. 请画出NPN晶体管的版图,并且标注各层掺杂区域类型。

8.请画出CMOS反相器的版图,并标注各层掺杂类型和输入输出端子。

第2章集成电路中的晶体管及其寄生效应1.简述集成双极晶体管的有源寄生效应在其各工作区能否忽略?。

2.什么是集成双极晶体管的无源寄生效应?3. 什么是MOS晶体管的有源寄生效应?4. 什么是MOS晶体管的闩锁效应,其对晶体管有什么影响?5. 消除“Latch-up”效应的方法?6.如何解决MOS器件的场区寄生MOSFET效应?7. 如何解决MOS器件中的寄生双极晶体管效应?第3章集成电路中的无源元件1.双极性集成电路中最常用的电阻器和MOS集成电路中常用的电阻都有哪些?2.集成电路中常用的电容有哪些。

3. 为什么基区薄层电阻需要修正。

4. 为什么新的工艺中要用铜布线取代铝布线。

5. 运用基区扩散电阻,设计一个方块电阻200欧,阻值为1K的电阻,已知耗散功率为20W/c㎡,该电阻上的压降为5V,设计此电阻。

第4章TTL电路1.名词解释电压传输特性 开门/关门电平 逻辑摆幅 过渡区宽度 输入短路电流 输入漏电流静态功耗 瞬态延迟时间 瞬态存储时间 瞬态上升时间 瞬态下降时间瞬时导通时间2. 分析四管标准TTL 与非门(稳态时)各管的工作状态?3. 在四管标准与非门中,那个管子会对瞬态特性影响最大,并分析原因以及带来那些困难。

双极寄生

双极寄生
21
1.1.6 肖特基晶体管中的寄生pnp管
最近发现的另一寄生pnp管是在肖特基箝位 晶体管中的寄生横向pnp管。如图1.1.6a显 示了典型肖特基箝位npn管的剖面。
22
肖特基晶体管中的寄生pnp管
肖特基二极管是这样形成的。通过延伸基区接触 窗口到外延上,并且在轻掺杂的外延区域接触处 引入铂硅化物。在一定的面积和电流密度下,肖 特基二极管比基区-外延二极管有更低的正向导通 压降,所以,当npn偏置到趋向于饱和时,肖特 基管开始导通,并且阻止了npn管基极电流的进 一步增加。同时,常规理论指出,电子注入到外 延,肖特基管将会导通,因此,在外延没有少子 (空穴)贮存。
18
合并的npn管
有种办法可以允许同一外延岛内的两个npn 管,为了这种逻辑应用而合并,那就是在 两个npn的基区之间放置一块p型区域。给 这个p型区域适当的偏置,使其收集任何一 个npn管基区发射的空穴,阻止寄生电流流 到另一个基区,偏置在这个额外的p型区域 的电位是衬底电位,这是IC中的最低电位, 这个结果显示在图1.1.4b的中。
17
合并的npn管
这是个普通的或非门电路。Q1和Q2管的集电极 短接在一起,很明显,通过用一个公共的外延区 做两个晶体管的集电极可以节约硅面积。当加信 号A或B是高电位(电位足够高,打开Q1或Q2并 且饱和),输出C是低电位。如果信号A为高,B 由高阻抗源驱动为低(被一个大电阻拉低),在 这种条件下,Q1将饱和,Q1的基区将注入空穴 到外延,Q2的基区作为集电区收集这些空穴,引 起B信号相对于其他逻辑门出高,正向电流将流 进Q3和其他任何连到B的npn管的基区。
30
横向pnp管中的寄生pnp管
图1.1.7d
31
横向pnp管中的寄生pnp管

集成电路试题库

集成电路试题库

半导体集成电路典型试题绪论1、什么叫半导体集成电路?【答案:】通过一系列的加工工艺,将晶体管,二极管等有源器件和电阻,电容等无源元件,按一定电路互连。

集成在一块半导体基片上。

封装在一个外壳内,执行特定的电路或系统功能。

2、按照半导体集成电路的集成度来分,分为哪些类型,请同时写岀它们对应的英文缩写【答案:】小规模集成电路(SSI),中规模集成电路(MSI ),大规模集成电路(VSI),超大规模集成电路(VLSI ),特大规模集成电路(ULSI ),巨大规模集成电路(GSI)3、按照器件类型分,半导体集成电路分为哪几类?【答案:】双极型(BJT)集成电路,单极型(MOS)集成电路,Bi-CMOS型集成电路。

4、按电路功能或信号类型分,半导体集成电路分为哪几类?【答案:】数字集成电路,模拟集成电路,数模混合集成电路。

5、什么是特征尺寸?它对集成电路工艺有何影响?【答案:】集成电路中半导体器件的最小尺寸如MOSFET的最小沟道长度。

是衡量集成电路加工和设计水平的重要标志。

它的减小使得芯片集成度的直接提高。

6、名词解释:集成度、wafer size、die size、摩尔定律?【答案:】集成蔭--牛芯片上容帥的晶体莒的数目*辭畑:指包含我千上百于芯片的大圆硅片的玄径丄竝S1S4 :指段有封装的单个集成唱路“摩尔定律:集成电路的芯片的集咸度三年毎三年提四倍而加工尺寸缩屮远除分析下面的电路,指出它完成的逻辑功能,说明它和一般动态组合逻辑电路的不同,分析它的工作原7、理。

【答案:1T 二 CLJj 吗 MjkA —ir —该电路可以完成 NAND 逻辑。

与一般动态组合逻辑电路相比,它增加了一个MOS 管M kp ,它可以解决一般动态组合逻辑电路存在的电荷分配的问题。

对于一般的动态组合逻辑电路,在评估阶段, A= “ H B= “ L ”荷被OUT 处和A 处的电荷分配,整体的阈值下降,可能导致OUT 的输出错误。

半导体集成电路课后答案

半导体集成电路课后答案

半导体集成电路课后答案《现代半导体集成电路》全面介绍了现代半导体集成电路的根底知识、分析与设计方法。

以下是由关于半导体集成电路的课后答案,希望大家喜欢!一,集成电路的根本制造工艺二,集成电路中的晶体管及其寄生效应三,集成电路中的无源元件四,晶体管-晶体管逻辑电路五,发射极耦合逻辑电路六,集成注入逻辑电路七,MOS反相器八,MOS根本逻辑单元九,MOS逻辑功能部件十,存储器十一,接口电路十二,模拟集成电路中的根本单元电路十三,集成运算放大器十四,MOS开关电容电路十五,集成稳压器十六,D/A,A/D变换器十七,集成电路设计概述十八,集成电路的正向设计十九,集成电路的芯片解剖二十,集成电路设计方法二十一,集成电路的可靠性和可测性设计简介二十二,集成电路的计算机辅助设计简介1 电路的关态-指电路的输出管处于截止工作状态时的电路状态,此时在输出端可得到 VO=VOH,电路输出高电平。

2 电路的开态-指电路的输出管处于饱和工作状态时的电路状态,此时在输出端可得到 VO=VOL,电路输出低电平。

3 电路的电压传输特性-指电路的输出电压VO随输入电压Vi变化而变化的性质或关系(可用曲线表示,与晶体管电压传输特性相似)。

4 输出高电平VOH-与非门电路输入端中至少一个接低电平时的输出电平。

5 输出低电平VOL-与非门电路输入端全部接高电平时的输出电平。

6 开门电平VIHmin-为保证输出为额定低电平时的最小输入高电平(VON)。

7 关门电平VILmax-为保证输出为额定高电平时的最大输入低电平(VOFF)。

8 逻辑摆幅VL-输出电平的最大变化区间,VL=VOH-VOL。

9 过渡区宽度VW-输出不确定区域(非静态区域)宽度,VW=VIHmin-VILmax。

10 低电平噪声容限VNML-输入低电平时,所容许的最大噪声电压。

其表达式为 VNML=VILmax-VILmin=VILmax- VOL(实用电路)。

11高电平噪声容限VNMH-输入高电平时,所容许的最大噪声电压。

集成电路科学与工程导论 第三章 集成电路晶体管器件

集成电路科学与工程导论 第三章 集成电路晶体管器件

发展趋势-摩尔定律
「按比例缩小定律」(英文:Scaling down)“比例缩小”是指,在电场 强度和电流密度保持不变的前提下,如果MOS-FET的面积和电压缩小到 1/2,那么晶体管的延迟时间将缩短为原来的1/2,功耗降低为原来的1/2。 晶体管的面积一般为栅长(L)乘以栅宽(W),即尺寸缩小为原来的0.7倍:
仅变得越来越小,在器件结构和材料体系上也经过了多次重大变革
集成电路器件发展趋势
国际半导体技术蓝图(International Technology Roadmap for Semiconductors,ITRS)
目录
一.晶体管器件概述 二.金属-氧化物-半导体场效应晶
体管技术 三.绝缘体上晶体管技术 四.三维晶体管技术 五.其他类型晶体管器件
环栅场效应晶体管
「环栅场效应晶体管」(英文:GAAFET) 技术的特点是实现了栅极对沟道的四面包 裹,源极和漏极不再和基底接触,而是利 用线状或者片状(平板状)的多个源极和 漏极垂直于栅极横向放置,实现MOSFET 的基本结构和功能
栅极G
栅极G

硅 (a)
纳米线
硅 (b)
纳米片
平面型 垂直型
互补场效应管
栅极G
n+
e-
n+
p-衬底 (a)
栅极G
n+
e-
n+
氧化物埋层(BOX)
p-衬底 (b)
优势:氧化物埋层降低了源极和漏极之间的寄生电容,大幅降低了会影响器件 性能的漏电流;具有背面偏置能力和极好的晶体管匹配特性,没有闩锁效应, 对外部辐射不敏感,还具有非常高的晶体管本征工作速度等;
挑战:存在一定的负面浮体效应;二氧化硅的热传导率远远低于硅的热传导率 使它成为一个天然“热障” ,引起自加热效应;成本高昂。

最新半导体集成电路部分习题答案(朱正涌)

最新半导体集成电路部分习题答案(朱正涌)

半导体集成电路部分习题答案(朱正涌)第1章 集成电路的基本制造工艺1.6 一般TTL 集成电路与集成运算放大器电路在选择外延层电阻率上有何区别?为什么?答:集成运算放大器电路的外延层电阻率比一般TTL 集成电路的外延层电阻率高。

第2章 集成电路中的晶体管及其寄生效应 复 习 思 考 题2.2 利用截锥体电阻公式,计算TTL “与非”门输出管的CS r ,其图形如图题2.2所示。

提示:先求截锥体的高度up BL epi mc jc epi T x x T T -----=- 然后利用公式: ba ab WL Tr c -•=/ln 1ρ , 212••=--BL C E BL S C W L R rba ab WLTr c -•=/ln 3ρ 321C C C CS r r r r ++=注意:在计算W 、L 时, 应考虑横向扩散。

2.3 伴随一个横向PNP 器件产生两个寄生的PNP 晶体管,试问当横向PNP 器件在4种可能的偏置情况下,哪一种偏置会使得寄生晶体管的影响最大? 答:当横向PNP 管处于饱和状态时,会使得寄生晶体管的影响最大。

2.8 试设计一个单基极、单发射极和单集电极的输出晶体管,要求其在20mA 的电流负载下,OL V ≤0.4V ,请在坐标纸上放大500倍画出其版图。

给出设计条件如下:答: 解题思路⑴由0I 、α求有效发射区周长Eeff L ; ⑵由设计条件画图①先画发射区引线孔;②由孔四边各距A D 画出发射区扩散孔; ③由A D 先画出基区扩散孔的三边; ④由B E D -画出基区引线孔; ⑤由A D 画出基区扩散孔的另一边; ⑥由A D 先画出外延岛的三边; ⑦由C B D -画出集电极接触孔; ⑧由A D 画出外延岛的另一边; ⑨由I d 画出隔离槽的四周;⑩验证所画晶体管的CS r 是否满足V V OL 4.0≤的条件,若不满足,则要对所作的图进行修正,直至满足V V OL 4.0≤的条件。

第二章 集成电路中的元器件及其寄生效应

第二章  集成电路中的元器件及其寄生效应
VF=VBCF BV=BVBE
Cj = Cc+ Ce
C p= C s
有寄生PNP管
P+
B E N P
+
C N
+
N–-epi P-Sub
P+
4. C开路,Ic=0击穿电压低于BC短接
VF=VBEF
BV=BVBE
Cj = Ce
Cp= Cc*Cs /(Cc+ Cs)
有寄生PNP管 P+ E B N P
+
齐纳二极管的特性要求
①动态电阻小 ②击穿电压稳定 ③噪声小
一般用BE结,缺点: 在表面处两侧浓度都 最高,且易受表面影 响 E B N P
+
VBO
I V
C N
+
P+
N–-epi P-Sub
P+
§2-6 肖特基二极管及肖特基晶体管
思考题
1.肖特基二极管的特点是什么? 2.肖特基晶体管的结构和工作原 理是什么? 3.设计肖特基二极管和肖特基晶 体管时应注意什么?
I2 = -F 1 -C B 1 SR
IES (eVBE/VT-1) B I VBC/VT-1) ICS (e B ISS (eVSC/VT-1)
VB
C
N P
C
IC IS
VSC
I
3
结电压 结电流 端电流
I A= 1 V I2 V
BE=0 SC=0
S
BE=0 BC=0
= -R = -F
I C= 2 V I3 V
从上面的分析可以看出,半导体的导电能力随外加电场强度的变化而变化, MOS管正是利用这种半导体的表面场效应原理而进行工作的。

寄生效应

寄生效应

1.0 双极寄生在集成电路中,用反偏pn结隔离双极器件,存在一些潜在的寄生效应,同时,在一单外延区域集成一个以上器件也产生了更可能的寄生效应。

此寄生效应大多数是以不希望的pnp或npn晶体管出现。

所以,这个章节将不着重分析双极晶体管中寄生电容与寄生电阻的混合模式,但会着重关注由寄生pnp或npn管产生的电路工作中的变化。

因为结隔离的IC中,所有器件公用一个电衬底,电路同一性直接依赖于版图。

由于这些原因,设计工程师将会仔细观察IC的版图,约占设计工作的50%,可能的寄生以及它们对电路工作的影响将会用容易理解的电子/空穴注入理论完全的评价,连同IC的真正环境以及电路如何在那样的环境中工作一起完整的评价。

1.1 寄生pnp1.1.1 npn中的寄生pnp单块结隔离电路的npn管的剖面图如图1.1.1a所示,p隔离和p衬底区域通常相对于npn集电区n外延区域是反偏的。

不管怎样,这些隔离和衬底区域指出了在npn结构中可能的寄生pnp管,这个pnp是由npn的p型基区,连同npn的n型外延,以及p型隔离岛/衬底形成的。

npn的p型基区既可以是寄生pnp的发射极,也可以是集电极。

正常工作下,衬底相对于外延是偏置很负的,如果npn是正向导通,那么,寄生可以看作是一个对衬底的反偏二极管和衬底与外延电容并联。

npn的饱和将会允许寄生pnp管开始工作,当npn饱和,bc结正偏,这也会使两个可能的寄生pnp中的其中一个的be结正偏,如图1.1.1b。

npn的基区现在也是衬底pnp的发射极,npn的外延是pnp 的基极,衬底是pnp的集电极。

在这种工作模式下,npn基区向外延注入空穴,这个空穴电流的一部分将会在外延复合掉。

不管怎样,相当多的空穴将会被衬底/隔离收集。

这些空穴来源于npn的正向基极电流,这个结果在npn饱和区Ie<Ic+Ib。

这个能被看作是将基极电流的一部分直接分流到衬底。

如果npn被在基极的一个低阻源驱动进入饱和区,寄生pnp将会引导大量的空穴电流到衬底。

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E C B
2.4.1 横向PNP管
二. 横向PNP管的电学特性
3. 击穿电压低,由c-e穿通电压 决定,突变结近似: VPT=qNBWbL2/2osi
E C B
4. 特征频率低 (受WbL和寄生PNP影响) 5.临界电流ICr小。
2.4.1 横向PNP管
三. 横向PNP管常用图形 1.单个横向PNP管
结构简单,面积小
2.4.1 横向PNP管
三.横向PNP管常用图形 2.多集电极横向PNP管
E E
B
C1 C2 C3 C1 C2
B
常用在比例电流源电路中
2.4.1 横向PNP管
三.横向PNP管常用图形 3.可控增益横向PNP管
E IC C
IBO IB
B
ICO (Co)
多集电极结构的应用 IC IC β= = IB IBO+ICO IC AC ≈ = ICO ACO
+
C
N+
N–-epi
P+
2.2集成NPN晶体管的有源寄生效应
6. 减小有源寄生效应的措施
E(N+)
B(P) ③要提高有用电流的比值,减 NPN 少寄生PNP管的影响,就要 减小aSF和增大△V。采用掺 PNP 金工艺及埋层工艺可以减小 C(N) S(P) aSF;而增大△V ,可以采 用肖特基二极管(SBD)对 E B C BC结进行箝位,使VBC下降 N N 为0.5V左右,这样使IS下降到 + P + P P N–-epi 原来的1/50,在STTL电路 中就是用此法来降低IS的。 P-Sub
+ +
C
N+
P+
N -epi
P+
P-Sub
N+
2.1集成NPN晶体管常用图形及特点
(4)双射极双集电极形
与双基极双集电极形 相比: 集电极串联电阻小 面积大 寄生电容大 C N
+
P+
N -epi
B E E N N P –
+ +
C
N+
P+
P-Sub
N+
2.1集成NPN晶体管常用图形及特点
(5)马蹄形
R3 R
2
R1
2.3.2 集成NPN晶体管中的寄生电容
集成晶体管中的寄生电容会使管子的高频性能和开关性能变坏 (1)与PN结有关的耗尽层势垒电容CJ (2)与可动载流子在中性区的存储电荷有关的扩散电容CD (3)电极引线的延伸电极电容Cpnd,一般情况下Cpnd很小,可忽 略不计。 1. PN结势垒电容CJ 2. 扩散电容CD 扩散电容反映晶体管内可动少子存储电荷与所加偏压的关系
图2.19 复合PNP管的电路接法和等效符号
(a)电路接法;(b)等效电路;(c)版图示意图
2.4.2 衬底PNP管
由上面的分析可知,横向PNP管的 F , f , ICr 都比 较小,只能用于小电流的情况。如果用下图 所示的衬底PNP 管,则可在较大的电流下工作。
C
P+
E P N–-epi
等效为寄生电容 E B N P
+
C
N+
B(P)
P+
P-Sub
N–-epi
P+
NPN CJS C(N)
2.2集成NPN晶体管的有源寄生效应
4. NPN晶体管饱和或反向有源时
E(N+)
VBC>0 VSC<0 寄生PNP晶体管正向有 源导通。
B(P) NPN PNP
S(P) C(N)
P+
P-Sub
E B N P
P+ P-Sub
B P
E N+ N–-epi
C+ N P+
2.5.1 一般集成二极管 4. C开路
VF=VBEF BV=BVBE Cj = Ce Cp= Cc*Cs /(Cc+ Cs) 有寄生PNP管
P+ P-Sub
B P
E N+ N–-epi
C+ N P+
2.5.1 一般集成二极管 5. E开路
VF=VBCF BV=BVBC Cj = Cc C p= C s 有寄生PNP管
P+ P-Sub
E+ B N P N–-epi
C+ N P+
2.5.1 一般集成二极管 6. 单独BC结
VF=VBCF BV=BVBC Cj = Cc C p= C s 有寄生PNP管
P+
B P N–-epi
C+ N P+
P-Sub
N -epi
P+
2.1集成NPN晶体管常用图形及特点
(2)双基极条形
与单基极条形相比: 基极串联电阻小 电流容量大 面积大 寄生电容大 B E B N P –
+
C
N+
P+
N -epi
P+
N+
P-Sub
2.1集成NPN晶体管常用图形及特点
(3)双基极双集电极形
与双基极条形相比: 集电极串联电阻小 面积大 寄生电容大 B E B C N N P –
+
C
N+
N–-epi
P+
有电流流向衬底, 影响NPN晶体管的正 常工作。
2.2集成NPN晶体管的有源寄生效应
5. 减小有源寄生效应的措施
B(P) E(N+) NPN PNP S(P) C(N)
增加n+埋层 ①加大了寄生PNP晶 体管的基区宽度 ②形成了寄生PNP晶 体管基区减速场 P+
P-Sub
E B N P
2.5.2 集成齐纳二极管和次表面齐纳管
1. 集成齐纳二极管
(3)VZ的离散性大,由于VZ由多次扩散决定,所以VZ值的 精确控制较困难,一般NPN管的BVEBO的容差在±200mV。 (4)输出噪声电压较大。因为击穿主要发生在Si表面,所 以受表面的影响大。
齐纳二极管的特性要求
①动态电阻小 ②击穿电压稳定 ③噪声小
2.4.2 衬底PNP管
2. 不足
衬底PNP管由于其集电极固定接电路的最负电位,因 而限制了它的应用。
2.4.3 自由集电极纵向PNP管
与对通隔离工艺兼容的自由集电 极纵向PNP管的横截面图
图2.21
2.5 集成二极管(讨论)
2.5.1 一般集成二极管 1. B-C短接
VF=VBEF BV=BVBE Cj = Ce C p= C s 无寄生PNP管效应
we dce wc le lc
R5
R4
hb
R
3
R1
R2
hc
2.3.1 集成NPN晶体管中的寄生电阻 3. 基区电阻rB
rB rB1 rB 2 rB3
2.3.1 集成NPN晶体管中的寄生电阻
3. 基区电阻rB
基极串联电阻引 起发射极电流集边效 应,还影响高频增益 和噪声性能。主要由 R2、R3决定( R1可 以忽略)。
2.3.2 集成NPN晶体管中的寄生电容 集成NPN晶体管中的寄生电容:
寄生电容包括: 发射结电容、 集电结电容、 隔离结电容。 PN结电容包括: PN结势垒电容 PN结扩散电容。 有底面和侧面电容。
2.4 集成电路中的PNP管(讨论)
在集成电路中常用的PNP管主要有: 横向PNP管 衬底PNP管 自由集电极纵向PNP管
2. 多集电极横向PNP管
图2.18 多集电极横向PNP管
(a)电路符号;(b)版图
3. 大电流增益
C 的复合PNP管 F
在某些应用中,要求PNP管的电流增益很大,此时可用复合PNP管。 复合PNP管的组成如图2.17所示。由图可见,复合PNP管的全部偏压的 极性与PNP管相同,其 C (详见第12 F F , PNP F , NPN F , NPN 章12.1节的介绍)。
B
E
C
2.4.1 横向PNP管
三.横向PNP管常用图形 4.多发射极多集电极横向PNP管
基极等电位的横 向PNP管共用一 个隔离区
2.4.1 横向PNP管
三 .横向PNP管常用图形
5.大容量横向PNP管
1. 横向PNP管
图2.13
横向PNP管的结构
(a)工艺复合图;(b)横截面图
图2.17多个PNP管并联以提高Ic (a)复合版图;(b)等效电路
P-Sub
2.5.1 一般集成二极管 7.单独SC结
VF=VSCF BV=BVSC Cj = Cs C p= 0 无寄生PNP管
P+
C N+ N–-epi
P+
P-Sub
从表2.2中可以看到:
(1)BC短接二极管,因为没有寄生PNP效应,且 存储时间最短,正向压降低,故一般DTL电路的 输入端的门二极管都采用这种接法; (2)单独BC结二极管,因为它不需要发射结,所以 面积可以做得很小,正向压降也低,且击穿电压高。
2.4.1 横向PNP管
一. 横向PNP管的结构和有源寄生效应
横向PNP管 E(P) PNP C(P) 正向有源、 反向有源、 饱和三种工 B(N ) P-sub P-sub 作模式下, 寄生的纵向 C E P N P PNP对其工 N 作都有影响。 B
P S
E C B
2.4.1 横向PNP管
二. 横向PNP管的电学特性 1. BVEBO高,这主要是由于XJC 深、pepi高之故。 2.电流增益β 低,改善措施: ①降低e/b ②降低AEV/AEL ③设n+埋层 ④改善表面态 ⑤减小WbL,加大Wbv *β 大电流特性差
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