第8章CMOS基本逻辑单元
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数字电子技术-逻辑门电路---CMOS
CMOS常用系列
电源电压VDD范围
3～15V，极限值为18V
54/74HC系列 高速CMOS
2～6V，极限值7V
54/74HCT系列 与TTL兼容的高速CMOS 5V±10%
54/74AC系列 先进CMOS
2～6V，极限值7V
54/74ACT系列 与TTL兼容的先进CMOS 5V±10%
15
3. CMOS门电路的常用系列和型号命名方法
3
表1-36 常用集成门电路
系列 CMOS
型号
名
称
CC4001 2输入四或非门
CC4002 4输入双或非门
CC4011 2输入四与非门
CC4030 四异或门
CC4049/69 六反相器
CC4071 2输入四或门
CC4073 3输入三与门
CC4078 8输入或非门
CC4086 2-2-2-2输入与或非门（可扩展）
16
4. CMOS门电路的使用注意事项
（1）闲置输入端的处理 ①严禁悬空，因为输入端悬空极易产生感应较高的静电电压，造成器件的 永久损坏。对多余的输入端，可以按功能要求接电源或接地，或者与其它输入端 并联使用。 ②不宜与有用输入端并联使用，否则会增大输入电容，降低工作速度。 ③对于相“与”关系的闲置输入端，可直接接正电源。 ④对于相“或”关系的闲置输入端，可直接接地。
截止
12
（3） CMOS与非门(NAND Gate)
负载管并联 （并联开关）
驱动管串联 （串联开关）
有0必1 全1才0
图1-30（c） CMOS与非门
该电路具有与非逻辑功能，即 Y=AB
13
2. CMOS电路的优点
（1）微功耗。 CMOS电路静态电流很小，约为纳安数量级。
阎石《数字电子技术基础》(第5版)(章节题库 可编程逻辑器件)【圣才出品】
第8章 可编程逻辑器件一、选择题1．（多选）关于PROM和PAL的结构，以下叙述正确的是（）。
A.PROM的与阵列固定，不可编程B.PROM与阵列、或阵列均不可编程C.PAL与阵列、或阵列均可编程D.PAL的与阵列可编程【答案】AD【解析】PROM由存储矩阵、地址译码器和输出电路组成。
其中与阵列是固定的，不可编程，初始时所有存储单元中都存入了1，可通过将所需内容自行写入PROM而得到要求的ROM，PROM的内容一经写入以后（改变的是或阵列），不能修改。
PAL器件由可编程的与逻辑阵列、固定的或逻辑阵列和输出电路三部分组成。
二、填空题1．与PAL相比，GAL器件有可编程的输出结构，它是通过对______行编程设定其______的工作模式来实现的，而且由于采用了______的工艺结构，可以重复编程，使它的通用性很好，使用更为方便灵活。
【答案】机构控制字；输出逻辑宏单元；E2CMOS2．PAL是______可编程，EPROM是______可编程。
【答案】与阵列；或阵列3．GAL 是______可编程，GAL 中的OLMC 称______【答案】与阵列；输出逻辑宏单元4．在图8-1所示的可编程阵列逻辑（PAL ）电路中，Y 1＝______，Y 3＝______。
图8-1【答案】；123234134124I I I I I I I I I I I I +++12I I ⊕【解析】×表示连通，在一条线上的×表示与，然后通过或门连接在一起。
三、简答题1．如图8-2所示为PAL16L8的一部分电路，试分析该电路，写出电路在X 控制下的函数F 对应于输入A 、B 、C 的逻辑表达式。
图8-2答：当X＝0时，F所在三态门选通；X＝1时，三态门关闭。
故该电路的逻辑关系式为：。
2．下面图8-3所示的3个卡诺图代表3个4变量逻辑的逻辑函数。
（1）用PROM实现，画出码点矩阵图；（2）用PLA实现，画出码点矩阵图。
第八章 数字集成电路基本单元及版图(续)
漏极开路输出单元
如果希望系统支持多个集成电路的正常逻辑 输出同时到总线以实现某种操作，就必须对集成 电路的输出单元进行特殊的设计以支持“线逻 辑”。同时，总线也将做适当的改变。 漏极开路输出单元结构就是其中的一种。下 图给出了两种漏极开路结构的输出单元，其中 （a）图的内部控制信号是通过反相器反相控制 NMOS管工作的方式，（b）图是同相控制的方 式。
动态存储器DRAM (Dynamic RAM)
主要指标：存储容量、存取速度。
存储容量: 用字数×位数表示，也可只用位数表 示。如，某动态存储器的容量为109位/片。 存取速度：用完成一次存取所需的时间表示。 高速存储器的存取时间仅有10ns左右。
存储单元的等效电路（1）
字线 字线
VP 位线 (a) DRAM 位线 (b) SRAM 位线
漏极开路输出单元
（a）反相器反相控制方式
（b）同相控制的方式
漏极开路结构实现的线逻辑
Vcc bi
A1
A2
目的：减少电 AN
表达式为
路结构和成本
bi A1 A 2 A N A1 A 2 A Nห้องสมุดไป่ตู้
输入、输出双向三态单元（I/O PAD）
在许多应用场合，需要某些数据端同时具有输入、输 出的功能，或者还要求单元具有高阻状态。在总线结构的 电子系统中使用的集成电路常常要求这种I/O PAD。下 图是一个输入、输出双向三态的I/O PAD单元电路。
存储单元的等效电路（2）
字线 Cut 位线 (c) 熔丝型ROM 位线 (d) EROM(EEPROM) 位线 (e) FRAM 字线 浮栅 字线
DRAM
随着高密度存储器的不断发展，存 储单元尺寸逐渐减小，这种趋势使得结 构简单的动态RAM成为首选。 DRAM单元发展过程中出现几个阶 段，这些阶段的发展使得DRAM的单元 面积越来越小。
CMOS电路基础原理
CMOS电路基础原理CMOS（互补金属氧化物半导体）电路是现代电子领域中常用的集成电路设计技术。
它在数字逻辑电路和模拟电路中广泛应用，并且具有低功耗、高集成度以及较强的抗干扰能力等优点。
本文将介绍CMOS电路的基础原理。
一、CMOS电路结构CMOS电路由N沟道金属氧化物半导体场效应管和P沟道金属氧化物半导体场效应管构成。
N沟道和P沟道管具有互补的传输特性，能够有效降低功耗。
CMOS电路结构包括传输门、组合逻辑电路和时钟电路等。
1. 传输门传输门是CMOS电路的基本单元，常见的有与门、或门以及非门等。
与门由一对并联的P沟道和N沟道管组成，当且仅当两个输入信号同时为高电平时，输出为高电平。
或门由一对串联的P沟道和N沟道管组成，当且仅当两个输入信号中至少一个为高电平时，输出为高电平。
非门由两个逆并联的P沟道和N沟道管组成，当输入信号为高电平时，输出为低电平。
2. 组合逻辑电路CMOS电路中的组合逻辑电路包括与非门、异或门等。
与非门由与门和非门级联而成，输入信号经过与门进行与操作，然后再经过非门进行取反操作。
异或门由与非门和异或非门级联而成，输入信号经过与非门进行与非操作，然后再经过异或非门进行异或操作。
3. 时钟电路CMOS电路中的时钟电路包括振荡电路和触发器等。
振荡电路用于产生稳定的时钟信号，常见的电路有RC振荡电路和LC振荡电路等。
触发器用于存储和传输信息，常见的触发器有RS触发器、D触发器以及JK触发器等。
二、CMOS电路工作原理CMOS电路的工作原理基于PN结和MOSFET的特性。
当控制电压施加于PN结时，PN结正向偏置导通，反向偏置截止。
同时，对于MOSFET来说，当栅极电压低于阈值电压时，沟道断开；当栅极电压高于阈值电压时，沟道导通。
CMOS电路中，P沟道MOSFET和N沟道MOSFET的栅极交替连接，形成互补对。
当输入信号为低电平时，P沟道MOSFET导通，N 沟道MOSFET截止；当输入信号为高电平时，P沟道MOSFET截止，N沟道MOSFET导通。
数字电子技术第8章可编程逻辑器件
(8-12)
前面介绍的FPLA的电路结构不含触发器，因此这 种FPLA只能用于设计组合逻辑电路，故称为组合型 FPLA。
为便于设计时序逻辑电路，在有些FPLA芯片内部 增加了若干触发器组成的寄存器。这种内部含有寄 存器的FPLA称为时序逻辑型FPLA，也称做可编程 逻辑时序器PLS（Programmable Logic Sequeneer）。
Q0n+1=Q3 Q2 Q1+Q3 Q2 Q1+Q3 Q2 Q1+ Q3 Q2 Q1
从上式即可写出每个触发器的驱动方程，即D端 的逻辑函数式。同时，考虑到要求具有置零功能， 故应在驱动方程中加入一项R。当置零输入信号 R=1时，在时钟信号到达后所有触发器置1，反相后 的输出得到Y3 Y2 Y1 Y0=0000。于是得到驱动方程为
图8.3.9 产生16种算术、逻辑运算的编程情况
(8-22)
十进 8.3.3PAL的应用举例
制数
二 进制 数
Y0 Y1 Y2
例8.3.1 用PAL器件设计一个数值判别电路.要求判断4位 D C B A 二进制数DCBA的大小属于0~5、6~10、11~15三个区间的 0 0 0 0 0 1 0 0 哪一个之内。 1 0 0 0 1 1 0 0
FPLA由可编程的与逻辑阵列和可编程的或逻 辑阵列以及输出缓冲器组成，如图所示。
(8-8)
PLA结构 逻辑功能可 变化的硬件 结构。
可编程
将FPLA和ROM 比较可发现，它们 的电路结构极为相 似，都是由一个与 逻辑阵列、一个或 逻辑阵列和输出缓 冲器组成。两者所 不同的是，FPLA的 与阵列可编程，而 ROM的与阵列（译 码器）是固定的。
第八章 可编程逻辑器件（PLD）
前面介绍的FPLA的电路结构不含触发器，因此这 种FPLA只能用于设计组合逻辑电路，故称为组合型 FPLA。
为便于设计时序逻辑电路，在有些FPLA芯片内部 增加了若干触发器组成的寄存器。这种内部含有寄 存器的FPLA称为时序逻辑型FPLA，也称做可编程 逻辑时序器PLS（Programmable Logic Sequeneer）。
Q0n+1=Q3 Q2 Q1+Q3 Q2 Q1+Q3 Q2 Q1+ Q3 Q2 Q1
从上式即可写出每个触发器的驱动方程，即D端 的逻辑函数式。同时，考虑到要求具有置零功能， 故应在驱动方程中加入一项R。当置零输入信号 R=1时，在时钟信号到达后所有触发器置1，反相后 的输出得到Y3 Y2 Y1 Y0=0000。于是得到驱动方程为
图8.3.9 产生16种算术、逻辑运算的编程情况
(8-22)
十进 8.3.3PAL的应用举例
制数
二 进制 数
Y0 Y1 Y2
例8.3.1 用PAL器件设计一个数值判别电路.要求判断4位 D C B A 二进制数DCBA的大小属于0~5、6~10、11~15三个区间的 0 0 0 0 0 1 0 0 哪一个之内。 1 0 0 0 1 1 0 0
FPLA由可编程的与逻辑阵列和可编程的或逻 辑阵列以及输出缓冲器组成，如图所示。
(8-8)
PLA结构 逻辑功能可 变化的硬件 结构。
可编程
将FPLA和ROM 比较可发现，它们 的电路结构极为相 似，都是由一个与 逻辑阵列、一个或 逻辑阵列和输出缓 冲器组成。两者所 不同的是，FPLA的 与阵列可编程，而 ROM的与阵列（译 码器）是固定的。
第八章 可编程逻辑器件（PLD）
CMOS介绍
相对于其他逻辑系列，CMOS逻辑电路具有以下优点：
1.允许的电源电压范围宽，方便电源电路的设计
2.逻辑摆幅大，使电路抗干扰能力强
3.静态功耗低
4.隔离栅结构使CMOS期间的输入电阻极大，从而使CMOS期间驱动同类逻辑门的能力比其他系列强得多
CMOS(本意是指互补金属氧化物半导体存储器，是一种大规模应用于集成电路芯片制造的原料）是微机主板上的一块可读写的RAM芯片，主要用来保存当前系统的硬件配置和操作人员对某些参数的设定。CMOSRAM芯片由系统通过一块后备电池供电，因此无论是在关机状态中，还是遇到系统掉电情况，CMOS信息都不会丢失。
在今日，CMOS制造工艺也被应用于制作数码影像器材的感光元件，尤其是片幅规格较大的单眼数码相机。虽然在用途上与过去CMOS电路主要作为固件或计算工具的用途非常不同，但基本上它仍然是采取CMOS的工艺，只是将纯粹逻辑运算的功能转变成接收外界光线后转化为电能，再透过芯片上的模数转换器(ADC)将获得的影像讯号转变为数码讯号输出。
早期分离式CMOS逻辑元件只有“4000系列”一种（RCA 'COS/MOS'制程），到了后来的“7400系列”时，很多逻辑芯片已经可以利用CMOS、NMOS，甚至是BiCMOS（双载子互补式金氧半）制程实现。
早期的CMOS元件和主要的竞争对手BJT相比，很容易受到静电放电（ElectroStatic Discharge,ESD）的破坏。而新一代的CMOS芯片多半在输出入接脚（I/O pin）和电源及接地端具备ESD保护电路，以避免内部电路元件的闸极或是元件中的PN接面（PN-Junction）被ESD引起的大量电流烧毁。不过大多数芯片制造商仍然会特别警告使用者尽量使用防静电的措施来避免超过ESD保护电路能处理的能量破坏半导体元件，例如安装内存模组到个人电脑上时，通常会建议使用者配戴防静电手环之类的设备。
1.允许的电源电压范围宽，方便电源电路的设计
2.逻辑摆幅大，使电路抗干扰能力强
3.静态功耗低
4.隔离栅结构使CMOS期间的输入电阻极大，从而使CMOS期间驱动同类逻辑门的能力比其他系列强得多
CMOS(本意是指互补金属氧化物半导体存储器，是一种大规模应用于集成电路芯片制造的原料）是微机主板上的一块可读写的RAM芯片，主要用来保存当前系统的硬件配置和操作人员对某些参数的设定。CMOSRAM芯片由系统通过一块后备电池供电，因此无论是在关机状态中，还是遇到系统掉电情况，CMOS信息都不会丢失。
在今日，CMOS制造工艺也被应用于制作数码影像器材的感光元件，尤其是片幅规格较大的单眼数码相机。虽然在用途上与过去CMOS电路主要作为固件或计算工具的用途非常不同，但基本上它仍然是采取CMOS的工艺，只是将纯粹逻辑运算的功能转变成接收外界光线后转化为电能，再透过芯片上的模数转换器(ADC)将获得的影像讯号转变为数码讯号输出。
早期分离式CMOS逻辑元件只有“4000系列”一种（RCA 'COS/MOS'制程），到了后来的“7400系列”时，很多逻辑芯片已经可以利用CMOS、NMOS，甚至是BiCMOS（双载子互补式金氧半）制程实现。
早期的CMOS元件和主要的竞争对手BJT相比，很容易受到静电放电（ElectroStatic Discharge,ESD）的破坏。而新一代的CMOS芯片多半在输出入接脚（I/O pin）和电源及接地端具备ESD保护电路，以避免内部电路元件的闸极或是元件中的PN接面（PN-Junction）被ESD引起的大量电流烧毁。不过大多数芯片制造商仍然会特别警告使用者尽量使用防静电的措施来避免超过ESD保护电路能处理的能量破坏半导体元件，例如安装内存模组到个人电脑上时，通常会建议使用者配戴防静电手环之类的设备。
8CMOS静态逻辑门电路
IB非饱 NMOS或非门
VOL (VOH VTB ) (VOH VTB )2
1
RB
[VTL (VOL )]2
RB
kB kL
1 (1)A管输入为1时： VOL (VOH VTA ) (VOH VTA ) 2 [VTL (VOL )]2
RA
RA
耗尽负载（E/D ）MOS反相器
负载管L采用耗尽型，VGS=0时,一直工作处于导通状态 VIN 0 VGSE= VIN=0v< VTE 驱动管ME截止 V
DD D G S
nM
VOUT VOH VDD 不存在阀值损失
L
in
D G
out
VIN VDD VGSE Vin VDD VTE ME非饱和导通,ML饱和导通
对于与非门:
PMOS K p n K Kn 1 2 1 （n2） K Kp n NMOS K n n
Vo
VOH(min) VOH(min)
VDD
(W / L)L
O ( E F ) A BC
IL饱
(W / L) B
IA非饱 A E
(W / L) A
VOUT 电路可简化为一个二输入的或非电 B C 1
IB非饱
（为什么？）
VDD
(W / L)L
(W / L) E
(W / L) F
F
(W / L)C
IL饱
VOUT 2
1
2
最坏情况下，1,2管只有其中一个管子导通： （1）1管导通时，最坏情况下，E和F管只有一 个管子导通： AE 1
8.1.2 NMOS与非门电路
数字逻辑电路
在各种集成门电路中，TTL电路和CMOS 电路应用最为普遍，现已被广泛应用在医学电 子仪器中。两种电路有着它们各自的特点和用 途，只有在了解工作原理的基础上，熟悉它们 的逻辑功能、外特性、主要参数及使用时应注 意的问题，才能正确的选取和使用它们。
第二节 双稳态触发器
前面讨论的各种门电路有一个共同的特点， 就是在某一时刻的输出状态只取决于当时的输 入状态。在数字电路中，还有另一类逻辑电路， 其输出状态不仅与当时的输入有关，而且还取 决于电路原来的状态，这种逻辑电路称为时序 逻辑电路(sequential logic circuit)。
从电路的结构来看，这种基本的与门电路有它的 局限性：①输出低电平时，其值比输入端低电平高一 个二极管的正向电压降，因此一个逻辑量连续通过 2~3个这样的门电路后，代表0值的低电平就不再符 合要求。②输出端为高电平时，向负载供应电流的能 力受电阻R的限制，负载电流过大时，R两端的压降 就不容忽视，代表1值的高电平就不再符合要求。③ 当输入端电平变化时，输出端电平的变化总是要落后 一定的时间。此时间主要是由二极管在导通状态和截 止状态之间的转换过程而产生的，称为门电路的延迟 时间。
为了扩展逻辑功能，由上述三种基本 逻辑门电路还可以组成多种复合门电路。如 与门和非门串联可组成与非门，或门和非门 串联可组成或非门，与门、或门和非门串联 组成与或非门等。实际应用的逻辑系统往往 具有较复杂的逻辑关系。它需要用一些基本 门电路和复合门电路组合起来，以实现一定 的逻辑功能。这种由若干个门电路组成的电 路称为组合逻辑电路。常用的组合逻辑电路 有编码器、译码器等，它们在数字电路中有 着广泛的应用。
1. 双极型集成门电路 双极型集成门电路以与非 门为基础。图为与非门的逻辑 符号及逻辑表达式，其逻辑关 系可解释为：当输入有低电平 “0”时，输出为高电平“1”； 当输入全为高电平“1”时，输 出为低电平“0”。
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与实际的NMOS电路逻辑相比： 伪NMOS逻辑由于采用PMOS负载，其沟道薄层电 阻或称方块电阻约为NMOS的23倍，导通电阻， 功耗（与 NMOS相比） 另一方面，由于PMOS的导 通电阻，延迟时间。
25
伪NMOS逻辑 (a) 与非门 (b) 或非门
26
伪NMOS逻辑
27
8.2.3 动态CMOS逻辑
如下：Vi=“0”时：VGSn=0，
VGSp=-VDD p管导通，
n管截止 VO=“1”=VDD
Vi=“1”时：VGSn=Vi，VGSp=0 图8.11（a）
图8.11（a）
n管导通，p管截止 VO=“0”
（=0V）即：VOH-VOL=VDD 最大逻辑摆幅，且输出
摆幅与p、n 管W/L无关 （无比电路） 。
11
静态CMOS逻辑门电路
静态CMOS逻辑门具有以下特点
12
13
14
CMOS与非门的分析
15
CMOS或非门的分析
16
CMOS与非门或非门设计
1.减小面积 所有管子取相同尺寸 2.使NMOS管和PMOS管有相同的导电因
子 3. 取串联管子增大n倍的设计 4. 全对称设计KNeff=KPeff
17
CMOS组合逻辑电路设计
与或非门的设计
18
类似的或与非门的设计
19
实现不带非的组合逻辑
20
实现8个变量“与”的三种方案
21
异或/同或逻辑
22
异或电路的实现
23
用与或非门实现 “异或” “同或” 功能
24
8.2.2 CMOS变型电路 （伪NMOS逻辑 ）
n个输入端的与非门、或非门CMOS电路需2n个 MOS管，而相应的NMOS电路只需(n+1)个MOS管。 因此，模仿NMOS电路的这一特点，对CMOS电路加 以改进，将PMOS负载管栅接地VSS，即可得到类似 于耗尽型NMOS的特性。应注意此电路属有比电路。
4
静态CMOS逻辑门电路
CMOS基本门电路 (1) 基本的CMOS与非门、或非门
图 CMOS与非门和或非门
5
CMOS与非门、或非门的不同表示符号
CMOS与非门：P并N串
CMOS或非门：P串N并
6
注意：
•串联方式工作时，相当于沟道长度增长，MOS管宽长比为 为使p、n管匹配，需增大串联管的W/L比——输入端一般 不超过4个。 •并联方式工作时，等效为沟道宽度增大。 •有衬底偏置效应存在。 则：（设K为单个最小尺寸MOS管的K值） 对于与非门
CMOS倒相器的电路构成，是由一个增强 型n沟MOS管作为输入管和由一个增强型p沟 MOS管作为负载管，且两栅极短接作为输入端， 两漏极短接作为输出端，N管源极接地，P管源 极接电源电压VDD，这就构成了两管功能上的 互补。
3
CMOS的倒相器工作原理
结合如图8.11(a)所示的CMOS倒相器
电路结构示意图，分析其工作过程
第8章 CMOS基本逻辑单元
8.2 CMOS逻辑结构 8.3 级联级的负载 8.4 影响门的电气和物理结构设计的因素 8.5 各种逻辑类型的比较 8.6 传输门逻辑 8.7 RS触发器 8.8 时钟脉冲控制触发器 8.9 D触发器 8.10 施密特触发器
1
8.2 CMOS逻辑结构
8.2.1 CMOS互补逻辑
37
NMOS传送晶体管 工作原理
如右图示，输入信号Vi通过一 栅极受VG控制的NMOS FET M1 送到反相器输入端，其中M1称为 信号传送器，此结构多用于动态 存储电路中。
NMOS传送晶体管
n沟道MOS传输门在传输高电平时，受到门导通阈电压的 限制，有阈值损失（Vomax=VDD－VTN），称为源跟随器工作方 式（由于输出电位随源极电位变化而变化），属于非完美传输； 而n沟道MOS传输门在传输低电平时，则可以完美传输低电平， 称为漏负载级工作方式（由于输出电位随漏极电位变化而变 化）。
Y A B AB
带缓冲级的CMOS与非门电路 CMOS集成门的输出缓冲级：输出特性与倒相器相同
9
下图所示为带缓冲级的二输入端或非门电路。
Y AB A B
带缓冲级的CMOS或非门电路
10
缓冲级给门电路带来的性能上的改善： • 门电路驱动能力取决于倒相器特性，与各输 入端所处逻辑状态无关。 • 转移特性得到改善，转换区域变窄，噪容提 高。 • 输出电平由“0”“1”，和“1”“0”跳变时 间近似相等，波形趋于对称。 但另一方面，加入缓冲级，使 Vi V0传送过 程中经过了3、4级延迟，使延迟时间，因此多 用于高噪声干扰低速系统。
(2) 带缓冲级的CMOS门电路 由基本线路构成的CMOS门电路存在噪容低，输出波形 不对称，CMOS门电路的扇出能力低的缺点，通常以加缓冲 器来解决： 输入端加倒相器。 输出端加倒相器。 输入、输出端均加倒相器。 加缓冲器要遵循保持原门电路逻辑功能不变的原则。
8
带缓冲级的CMOS门电路 为了稳定输出高低电平，可在输入输出端分别加倒相器作 缓冲级。下图所示为带缓冲级的二输入端与非门电路。
38
其工作过程如下：
VG=“0” M1截止，Vi不能传送，Vo端维持原态。 VG=“1” 设VGS=VDD ，则：
Z AB CD E
简化电路
28
简单的单时钟动态CMOS门不能进 行级联，需采用两相和四相逻辑。
29
1. 准两相时钟
30
31
传输门(TG) transmission gate
32
传输门的逻辑特点
33
34
传输门的传输特性
35
NMOS传输门传输高电平特性
36
NMOS传输门传低电平特性
PMOS并联 K p NMOS串联 Kn
nK
K n
0
Kp Kn
n2
1
（n2）
转换电平V*向VDD移动 VNMHM。
7
对于或非门
PMOS串联 K p NMOS并联 Kn
K n
0
n K
Kp Kn
1 n2
1
（n2）
转换电平V*向VSS移动 VNMLM。 基本CMOS门电路噪容仅能保证在20%VDD。
反相器
与非门
或非门
图8.11 CMOS互补逻辑
Z A B D E C
综合逻辑门
2
CMOS倒相器工作原理
CMOS倒相器是CMOS门电路中最基本的 逻辑部件，大多数的逻辑门电路均可通过等效 倒相器进行基本设计，再通过适当的变换，完 成最终的逻辑门电路中具体晶体管尺寸的计算。 所以，基本倒相器的设计是逻辑部件设计的基 础。
25
伪NMOS逻辑 (a) 与非门 (b) 或非门
26
伪NMOS逻辑
27
8.2.3 动态CMOS逻辑
如下：Vi=“0”时：VGSn=0，
VGSp=-VDD p管导通，
n管截止 VO=“1”=VDD
Vi=“1”时：VGSn=Vi，VGSp=0 图8.11（a）
图8.11（a）
n管导通，p管截止 VO=“0”
（=0V）即：VOH-VOL=VDD 最大逻辑摆幅，且输出
摆幅与p、n 管W/L无关 （无比电路） 。
11
静态CMOS逻辑门电路
静态CMOS逻辑门具有以下特点
12
13
14
CMOS与非门的分析
15
CMOS或非门的分析
16
CMOS与非门或非门设计
1.减小面积 所有管子取相同尺寸 2.使NMOS管和PMOS管有相同的导电因
子 3. 取串联管子增大n倍的设计 4. 全对称设计KNeff=KPeff
17
CMOS组合逻辑电路设计
与或非门的设计
18
类似的或与非门的设计
19
实现不带非的组合逻辑
20
实现8个变量“与”的三种方案
21
异或/同或逻辑
22
异或电路的实现
23
用与或非门实现 “异或” “同或” 功能
24
8.2.2 CMOS变型电路 （伪NMOS逻辑 ）
n个输入端的与非门、或非门CMOS电路需2n个 MOS管，而相应的NMOS电路只需(n+1)个MOS管。 因此，模仿NMOS电路的这一特点，对CMOS电路加 以改进，将PMOS负载管栅接地VSS，即可得到类似 于耗尽型NMOS的特性。应注意此电路属有比电路。
4
静态CMOS逻辑门电路
CMOS基本门电路 (1) 基本的CMOS与非门、或非门
图 CMOS与非门和或非门
5
CMOS与非门、或非门的不同表示符号
CMOS与非门：P并N串
CMOS或非门：P串N并
6
注意：
•串联方式工作时，相当于沟道长度增长，MOS管宽长比为 为使p、n管匹配，需增大串联管的W/L比——输入端一般 不超过4个。 •并联方式工作时，等效为沟道宽度增大。 •有衬底偏置效应存在。 则：（设K为单个最小尺寸MOS管的K值） 对于与非门
CMOS倒相器的电路构成，是由一个增强 型n沟MOS管作为输入管和由一个增强型p沟 MOS管作为负载管，且两栅极短接作为输入端， 两漏极短接作为输出端，N管源极接地，P管源 极接电源电压VDD，这就构成了两管功能上的 互补。
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CMOS的倒相器工作原理
结合如图8.11(a)所示的CMOS倒相器
电路结构示意图，分析其工作过程
第8章 CMOS基本逻辑单元
8.2 CMOS逻辑结构 8.3 级联级的负载 8.4 影响门的电气和物理结构设计的因素 8.5 各种逻辑类型的比较 8.6 传输门逻辑 8.7 RS触发器 8.8 时钟脉冲控制触发器 8.9 D触发器 8.10 施密特触发器
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8.2 CMOS逻辑结构
8.2.1 CMOS互补逻辑
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NMOS传送晶体管 工作原理
如右图示，输入信号Vi通过一 栅极受VG控制的NMOS FET M1 送到反相器输入端，其中M1称为 信号传送器，此结构多用于动态 存储电路中。
NMOS传送晶体管
n沟道MOS传输门在传输高电平时，受到门导通阈电压的 限制，有阈值损失（Vomax=VDD－VTN），称为源跟随器工作方 式（由于输出电位随源极电位变化而变化），属于非完美传输； 而n沟道MOS传输门在传输低电平时，则可以完美传输低电平， 称为漏负载级工作方式（由于输出电位随漏极电位变化而变 化）。
Y A B AB
带缓冲级的CMOS与非门电路 CMOS集成门的输出缓冲级：输出特性与倒相器相同
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下图所示为带缓冲级的二输入端或非门电路。
Y AB A B
带缓冲级的CMOS或非门电路
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缓冲级给门电路带来的性能上的改善： • 门电路驱动能力取决于倒相器特性，与各输 入端所处逻辑状态无关。 • 转移特性得到改善，转换区域变窄，噪容提 高。 • 输出电平由“0”“1”，和“1”“0”跳变时 间近似相等，波形趋于对称。 但另一方面，加入缓冲级，使 Vi V0传送过 程中经过了3、4级延迟，使延迟时间，因此多 用于高噪声干扰低速系统。
(2) 带缓冲级的CMOS门电路 由基本线路构成的CMOS门电路存在噪容低，输出波形 不对称，CMOS门电路的扇出能力低的缺点，通常以加缓冲 器来解决： 输入端加倒相器。 输出端加倒相器。 输入、输出端均加倒相器。 加缓冲器要遵循保持原门电路逻辑功能不变的原则。
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带缓冲级的CMOS门电路 为了稳定输出高低电平，可在输入输出端分别加倒相器作 缓冲级。下图所示为带缓冲级的二输入端与非门电路。
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其工作过程如下：
VG=“0” M1截止，Vi不能传送，Vo端维持原态。 VG=“1” 设VGS=VDD ，则：
Z AB CD E
简化电路
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简单的单时钟动态CMOS门不能进 行级联，需采用两相和四相逻辑。
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1. 准两相时钟
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传输门(TG) transmission gate
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传输门的逻辑特点
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传输门的传输特性
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NMOS传输门传输高电平特性
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NMOS传输门传低电平特性
PMOS并联 K p NMOS串联 Kn
nK
K n
0
Kp Kn
n2
1
（n2）
转换电平V*向VDD移动 VNMHM。
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对于或非门
PMOS串联 K p NMOS并联 Kn
K n
0
n K
Kp Kn
1 n2
1
（n2）
转换电平V*向VSS移动 VNMLM。 基本CMOS门电路噪容仅能保证在20%VDD。
反相器
与非门
或非门
图8.11 CMOS互补逻辑
Z A B D E C
综合逻辑门
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CMOS倒相器工作原理
CMOS倒相器是CMOS门电路中最基本的 逻辑部件，大多数的逻辑门电路均可通过等效 倒相器进行基本设计，再通过适当的变换，完 成最终的逻辑门电路中具体晶体管尺寸的计算。 所以，基本倒相器的设计是逻辑部件设计的基 础。