Booth乘法器实验报告

运算器部件实验：Booth乘法器
班级：软件工程
一、实验目的
理解并掌握乘法器的原理。

二、实验原理
Booth算法是一种十分有效的计算有符号数乘法的算法。

算法的新型之处在于减法也可用于计算乘积。

Booth发现加法和减法可以得到同样的结果。

因为在当时移位比加法快得多，所以Booth发现了这个算法，Booth算法的关键在于把1分类为开始、中间、结束三种，如下图所示
当然一串0或者1的时候不操作，所以Booth算法可以归类为以下四种情况：
Booth算法根据乘数的相邻2位来决定操作，第一步根据相邻2位的4中情况来进行加或减操作，第二部仍然是将积寄存器右移，算法描述如下：
（1）根据当前为和其右边的位，做如下操作：
00: 0的中间，无任何操作；
01: 1的结束，将被乘数加到积的左半部分；
10：1的开始，积的左半部分减去被乘数；
11: 1的中间，无任何操作。

（2）将积寄存器右移1位。

因为Booth算法是有符号数的乘法，因此积寄存器移位的时候，为了保留符号位，进行算术右移。

同时如果乘数或者被乘数为负数，则其输入为该数的补码，若积为负数，则输出结果同样为该数的补码。

三、实验步骤
（1）打开QuartusII
（2）将子板上的JTAG端口和PC机的并行口用下载电缆连接，打开试验台电源。

（3）执行Tools→Programmer命令，将booth_multiplier.sof下载到FPGA 中。

（4）在实验台上通过模式开关选择FPGA-CPU独立调试模式010.
（5）将开关CLKSEL拨到0，将短路子DZ3短接且短路子DZ4断开，使FPGA-CPU 所需要的时钟使用正单脉冲时钟。

四、实验现象
五、具体代码实现
端口声明：
port
( clk: in std_logic;
md : in std_logic_vector(3 downto 0);
mr : in std_logic_vector(3 downto 0);
p : out std_logic_vector(8 downto 0);
final: out std_logic );
信号量声明：
signal p_s:std_logic_vector(8 downto 0);
signal counter:std_logic_vector(3 downto 0):="0000"; --counter
具体算法实现如下：
process(clk)is
begin
if(clk'event and clk='1')then --时钟沿到来
if(counter="0000")then
p_s(8 downto 0)<="0000"&mr(3 downto 0)&"0"; --进行初始化操作elsif(counter(0)='0')then
p_s(8 downto 0)<=p_s(8)&p_s(8 downto 1); --计数为偶数时进行移位操作elsif(counter(0)='1')then --计数位奇数是进行加或减操作--由于计算过程中会进行移位操作，所以p_s(1 downto 0)始终表示当前位和当前位的右边--一位
if(p_s(1 downto 0)="10")then
p_s(8 downto 5)<=p_s(8 downto 5)+((not md)+"0001"); --减法操作elsif(p_s(1 downto 0)="01")then
p_s(8 downto 5)<=p_s(8 downto 5)+md(3 downto 0); --加法操作end if;
end if;
if(counter<"1001")then --计数器counter及final输出的操作
counter<=counter+"0001";
elsif(counter="1001")then
final<='1';
counter<="0000";
else
final<='0';
end if;
p<=p_s;
end if;
end process; --进程结束。