基于FPGA的数字频率测量仪
基于FPGA的数字频率计的设计
沈 磊 ， 善 化 （ 徽 理 工 大 学 电气 与信 息 工 程 学 院 ， 徽 淮 南 ２ ２ ０ ） 姚 安 安 ３ ０ １
Ｓ ｅ ｅ， ｏ Ｓｈ ｎ ｈ ａ（ ｅ、 ｉ Ｉ ｎ ｆｒ ｔ ｎＥ ｇｎ ｅ ｉｇＣ ｌ ｇ ， ｈ ｉ ｎｖ ｒｉ ｆ ｈ ｎＬｉ Ｙａ ａ — ｕ Ｅｌ ｔ ｄＩ ｏｍａｉ ｎ ｉｅ ｒ ｏｌ ｅ （ｒ ａ ａ ｎ ｏ ｎ ｅ Ａｎ ｕ ｉ ｓ ｙｏ Ｕ ｅ ｔ
ｔ ｎ ａ ｔ Ａ ｏｆ ｒ ｃａ ｆ ｒ Ｍａｘ ｐｌｓ Ｉｍ ａ ｆｃ ｕｒ ｔ ａ ｄ ｉ ｆａ ＥＤ ｏｎ ｓ ｔ ｏ ｒ ｗａ ｅ ｌｔｏ ｍ ＋ ｕ Ｉ ． ｎｕａ ｔ ｅｓ ｉ ｈ ｒ ｗａｒ ｌｃ ｒ ｉ ｕｉｂｏ ｒ。 ｗｎｌａ ｔ ｅ ｐ ｏ ｅｄ ｅ ｔ ｈ Ｐ Ａ ｓ ｅ ｅｅ ｔｉ ｃｒ ｔ ｃ ｃ ａ ｄ． ｄｏ Ｏ ｄｓ “ ｆ ｌ ｒ Ｃ ｕｒ ｏ ｔ ｅ Ｆ Ｇ
现场 可 编 程 门 阵
图 １数 字频 率计 的原 理 框 图
片 Ｆ Ｇ （ｉｄＰｏｒｍ ｂ ａ ｓ Ⅱ 广 Ｐ ＡＦｅ ｒｇａ ｍａｌＧ ｔ ａ ｌ ｅ ｅＡ
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摘 要 ： 硬件描 述语 言 Ｖ Ｄ 对 频率ｔ 用 Ｈ Ｌ ｔ 系统进 行设 计 ， 此程序 在 Ｅ Ａ软件平 台 Ｍ Ｄ ｐｕ Ｉ 上编 译仿 真后 ， 作 ｌｓＩ 制 出其 硬件 电路板 ， 再将 程序 下载 到 Ｆ Ｇ Ｐ Ａ模块 中实现 。 件设 计 中只需一 个下载 芯片 Ｅ ２ ５ 剩余 皆是输 入输 出部 硬 ＰＣ ， 分， 包括 时钟 和数码 管驱动 以及发 光二檄 管 ， 大大 地简化 了电 路结构 的复杂性 。 又提高 了电路 的稳 定性 。
基于FPGA的数字频率计设计
基于FPGA的数字频率计设计摘要数字频率计是一种常用的电子测量仪器，在工程领域中广泛应用。
与传统的模拟频率计相比，数字频率计具有精度高、响应快、体积小等优点，在现代电子技术领域中广泛应用。
本文将介绍如何使用FPGA设计数字频率计，并通过示例演示FPGA的应用。
介绍数字频率计是一种将输入信号的频率转换成计数信号输出的电子工具，它可以测量频率、周期和时间间隔等参数。
频率计通常采用数字进制计数方式，其测量精度取决于计数器的精度和时钟频率。
在电子电路测试、无线通信、音频、视频等领域中，数字频率计起着至关重要的作用。
FPGA（Field Programmable Gate Array）是一种具有灵活性、可编程性和高速性的逻辑芯片，适用于数字电路的设计和实现。
与ASIC（Application-Specific Integrated Circuit）相比，FPGA具有短设计周期、可重构、低成本等特点。
在数字系统中，FPGA作为计数器的电子部件，使得数字频率计的设计变得更加灵活和简便。
FPGA数字频率计设计系统框图FPGA数字频率计的系统框图如下：FPGA数字频率计系统框图FPGA数字频率计系统框图如图所示，FPGA数字频率计的输入端连接到待测信号，经过放大和滤波处理后送入计数器中进行计数，计数器输出的计数值存储在FPGA的存储器中并进行处理，最终形成数字频率读数并显示在数码管上。
输入端FPGA数字频率计的输入端通常使用低噪声前置放大器和有限带宽滤波器的组合，以保证待测信号的准确度和稳定性。
实际设计中应根据待测信号的具体情况选择合适的放大系数和滤波器参数。
计数器数字频率计的计数器是FPGA实现的核心部件。
计数器根据输入端计数触发信号进行计数，并将计数器输出的计数值存储在FPGA的存储器中。
计数器的计数值越大，频率读数的分辨率就越高。
在FPGA中，计数器可以采用累加计数器或移位寄存器计算，具体实现取决于设计者的需求和性能要求。
基于FPGA的数字频率计
EPM570T1445N器件属于Altera公司MAX7000S系列，EPM570T144C5N器件包含一个二维行和列的架构实现自定义逻辑。行和列的互连提供信号互连之间的逻辑阵列块（实验室）。逻辑阵列组成的实验室，10个逻辑单元，在每个实验室（LE）之间。一个LE是一小单位逻辑用户提供逻辑功能的有效实施。实验室分为行和列上的设备。多轨互连实验室提供快速颗粒之间的时间延迟。括约肌之间的快速路由提供最低的时间延迟逻辑电平的增加与全球路由互连结构。MAX II器件的I / O引脚由我I/ O单元（雇主组织）在劳工顾问委员会的目的所在行和列周围设备的边缘。每个雇主组织包含一个双向I / O缓冲区的多种高级功能。I / O引脚支持施密特触发输入和各种单端标准，例如66兆赫，32位PCI，和LVTTL等级。MAX II器件提供了一个全局时钟网络。全球时钟网络的组成4全局时钟线，在整个整个设备驱动器，提供对所有时钟内资源的设备。全球时钟线也可用于控制信号如明确，预设，或输出使能。如图为EPM570T1445N的逻辑阵列块。
CPLD的LCD_D[7..0]作为总线通过与外部接插件连接，实现与液晶显示屏相连。LCD_DD0-LCD_DD7,以及LCD_RES_X0-LCD_RES_X3、LCD_RESET、片选线等等外部都连接一上拉电阻。如图3.4.2所示。
图3.4.1液晶显示1
图3.4.2 上拉电阻
3.5测频复位电路。
方案二：
2.3 方案选择
3单元模块电路设计
3.1电路设计总体框图
本设计主要由8个部分组成，以CPLD芯片部分为核心展开，待测信号输入，由外部电源，复位电路，单片机电路，液晶显示，标准时钟以及JTAG下载各个单元配合起来实现测试频率并在液晶显示屏上实时显示出数字频率信号。
毕业设计 基于fpga的等精度数字频率计的设计
本科生毕业论文题目：基于fpga的等精度数字频率计的设计摘要在电子工程，资源勘探，仪器仪表等相关应用中，频率计是工程技术人员必不可少的测量工具。
频率测量也是电子测量技术中最基本最常见的测量之一。
不少物理量的测量，如转速、振动频率等的测量都涉及到或可以转化为频率的测量。
基于传统测频原理的频率计的测量精度会随被测信号频率的下降而降低。
本文介绍了一种基于FPGA的等精度数字频率计，它不但具有较高的测量精度，而且在整个测量区域能保持恒定的测量精度。
文章首先介绍了硬件描述语言（HDL）的发展，以VHDL为核心，说明了利用VHDL语言进行设计的步骤。
然后介绍FPGA器件的基本结构和开发流程，接着阐述等精度数字频率计的工作原理以及利用VHDL语言实现数字频率计的具体做法，重点是利用BCD码减法实现的BCD码除法器的设计，最后还利用modelsim软件对其进行了仿真，具体分析验证了此设计的正确性。
关键词：FPGA VHDL 等精度BCD码除法AbstractCymometer is a necessary measure tool for technical engineers in electronic engineering , resource exploration and apparatus using . frequency mesure is one of the most essential and the most common mesure of electronic mesure technology . many physical quantities’ mesure , such as rotate speed , vibration frequency’s mesure , is related with or can be transformed into frequency mesure.The precision of cymometer based on traditional frequency-testing theory will decrese when the measured frequency becomes lower. this article introduces a cymometer of same-precision based on FPGA. The cymometer not only has high precision, but also its precision doesn’t decrese when the measured frequency becomes lower.This article first introduces the development of HDL , focusing on VHDL , present the step of design of VHDL . then it introduces the basic structure and the develop flow of FPGA device . in the end , it introduces the theory of cymometer and the specific implement of cymometer based on VHDL , emphasizing the theory of implementing BCD division. the function simulation and logic synthesis also come out, showing the correction of the design .Keywords: FPGA VHDL same-precision BCD division目录第一章前言............................................................................................................... 错误!未定义书签。
基于FPGA的多功能频率测试仪
基于FPGA的简易数字频率计设计摘要本设计是基于FPGA的一个简易数字频率计，利用Verilog硬件描述语言设计实现了频率计内部功能模块，采用了等精度测量的方法，并结合NIOS软核CPU嵌入FPGA，构成SOPC系统，利用NIOS软核对数据浮点运算处理，管理人机交换界面实时显示，跟传统FPGA+单片机的多芯片系统方案相比更加灵活，系统体积小和功耗小等优势，具备软硬件在系统可编程的功能。
本设计测量频率的方法采用的是等精度测量法，相比直接测频法和测周法有精度更高的特点。
前端信号输入调理采用宽带放大器AD811对微弱信号进行放大，经过比较器整形调理后，FPGA进行采用测量，系统实时性好，精度高。
关键词：等精度频率计 FPGA NIOS VerilogThe D esign O f S imple D igital F requency M eter B ase O n FPGAABSTRACTThe design is based on FPGA digital frequency of a simple plan, use Verilog hardware design realized the frequency of internal function module, the accuracy of the measurement method, etc NIOS and FPGA, soft nuclear CPU embedded systems, using the SOPC constitute NIOS soft check data management man-machine floating point calculations, exchange, with real-time display interface chip traditional FPGA + MCU solutions, system is much more flexible than small volume and low consumption, have advantages of hardware and software systems in programmable functions.This design method of measuring frequency by measuring method is compared with direct frequency measurement method, and the measuring accuracy of ZhouFaYou characteristics. Front-end signal input by AD811 amplifier to recuperate broadband amplification, weak signal by comparator plastic, after using measurements on FPGA, system of good real-time, high precision.Key words：Equal precision F requency counter FPGA NIOS Verilog目录摘要IABSTRACT II1 概述 12 系统方案分析及比较选择32.1方案构想 32.2方案比较及选用依据： 43 工作原理及其系统框图 53.1计数式直接测频法 53.2计数式直接测周期 63.3等精度测量原理 74 硬件系统实现104．1硬件系统原理图104．1．1放大电路的选择104．1．2 整形电路134．2FPGA控制电路154.2.1 FPGA芯片选型154.2.2 FPGA最小系统搭建164.3FPGA内部模块194.3.1系统总体框图 194.3.2 同步预置模块204.3.3 频率计数模块、时间计数模块214.3.4 数据输出模块，计数器清零模块215 软件系统实现235．1主程序框图 235．2N IOS II软核235．3．NIOS外部接口与内部介绍24 5．3．1 nios软核原理框图245．3．2 nios软核外部接口246 遇到问题，分析问题，解决问题25 6．1输入阻抗问题256．2放大器选择问题257 电路抗干扰措施268 系统指标测试279 结束语28参考文献 29附录1：FPGA硬件描述语言代码30附录2：NIOS C语言程序代码33谢辞 401 概述随着微电子技术和计算机技术的迅速发展，特别是单片微机和片上可编程系统的出现和发展，使传统的电子测量仪器在原理、功能、精度及自动化水平等方面都发生了巨大的变化，形成一种完全突破传统概念的新一代测量仪器。
基于FPGA的高精度频率计设计
基于FPGA的高精度频率计设计随着现代通信技术的发展，对于高精度频率计的需求越来越大。
传统的频率计主要基于微处理器实现，但在高频率和高精度要求下，性能和灵活性受到了限制。
为了满足这种需求，基于可编程逻辑器件（FPGA）的高精度频率计应运而生。
FPGA是一种可编程逻辑设备，可以重新配置电路结构以实现不同的功能。
具有并行处理、高速度和灵活性等特点，非常适合于高精度频率计的设计。
基于FPGA的高精度频率计可以实时测量和显示输入信号的频率，并具有较高的精度和稳定性。
设计一个基于FPGA的高精度频率计，首先需要确定设计的规格和目标。
一般来说，设计应具有以下要求：1.高频率计数：能够支持较高的输入频率范围，例如数百兆赫兹（MHz）。
2.高精度计数：能够实现较高的计数精度，通常为小数点后几位。
3.快速响应：能够实现实时计数和显示，以满足高速输入信号的需求。
4.稳定性和可靠性：稳定的输入信号计数和显示，在长时间运行中保持精度和稳定性。
根据以上要求，可以使用以下步骤设计一个基于FPGA的高精度频率计：1.输入接口：设计输入接口来接收频率信号。
可以使用差分输入接口或单端输入接口，根据需要选择合适的接口方式。
需要考虑抗干扰能力和信号质量等因素。
2.时钟同步：使用FPGA内部或外部的时钟信号来同步输入信号。
通过与时钟信号同步，可以实现准确稳定的计数和显示。
3.计数逻辑：设计计数逻辑电路来对输入信号进行计数。
可以使用计数器模块实现计数功能。
FPGA内部计数器可以满足较低频率要求，但对于较高频率，可能需要使用外部计数器模块。
4.频率计算：根据计数结果和计数时间，计算输入信号的频率。
可以使用FPGA内部的时钟模块来计算时间间隔，然后使用计数结果和时间间隔来计算频率。
高精度频率计可以通过多次计数和平均来提高计算精度。
5.显示和输出：设计输出接口来显示和输出测量结果。
可以使用FPGA内部的显示模块来显示频率值，也可以通过外部接口输出频率值。
基于 fpga 的数字频率计的设计与实现
基于 FPGA 的数字频率计的设计与实现随着现代科技的不断发展，我们对数字信号处理的需求也越来越高。
数字频率计作为一种用来测量信号频率的仪器，在许多领域有着广泛的应用，包括无线通信、雷达系统、声音处理等。
在这些应用中，精确、高速的频率测量常常是至关重要的。
而基于 FPGA 的数字频率计正是利用了 FPGA 高速并行处理的特点，能够实现高速、精确的频率计算，因此受到了广泛关注。
本文将从设计思路、硬件实现和软件调试三个方面，对基于 FPGA 的数字频率计的设计与实现进行详细讲解。
一、设计思路1.1 频率计原理数字频率计的基本原理是通过对信号进行数字化，然后用计数器来记录单位时间内信号的周期数，最后根据计数器的数值和单位时间来计算信号的频率。
在 FPGA 中，可以通过硬件逻辑来实现这一过程，从而实现高速的频率计算。
1.2 FPGA 的优势FPGA 作为一种可编程逻辑器件，具有并行处理能力强、时钟频率高、资源丰富等优点。
这些特点使得 FPGA 在数字频率计的实现中具有天然的优势，能够实现高速、精确的频率测量。
1.3 设计方案在设计数字频率计时，可以采用过采样的方法，即对输入信号进行过取样，得到更高精度的测量结果。
还可以结合 PLL 锁相环等技术，对输入信号进行同步、滤波处理，提高频率测量的准确性和稳定性。
二、硬件实现2.1 信号采集在 FPGA 中，通常采用外部 ADC 转换芯片来对输入信号进行模数转换。
通过合理的采样率和分辨率设置，可以保证对输入信号进行精确的数字化处理。
2.2 计数器设计频率计最关键的部分就是计数器的设计。
在 FPGA 中，可以利用计数器模块对输入信号进行计数，并将计数结果送入逻辑单元进行进一步的处理。
2.3 频率计算通过对计数结果进行适当的处理和归一化，可以得到最终的信号频率。
在这一过程中，需要注意处理溢出、误差校正等问题，以保证频率测量的准确性和稳定性。
三、软件调试3.1 FPGA 开发环境在进行基于 FPGA 的数字频率计设计时，可以选择常见的开发工具，例如 Xilinx Vivado 或 Quartus II 等。
基于FPGA的数字式频率计设计报告
湖南大学电气与信息工程学院本科生课程设计题目：数字频率计课程：电子技术综合设计专业：电子信息工程班级：1703指导老师：设计时间：目录一、选题 (1)二、要求 (1)三、方案原理 (3)四、框图 (4)五、单元电路说明 (6)1分频模块 (6)2 显示模块六、参考资料 (21)一、选题数字式频率计的VERILOG设计二、要求对输入FPGA开发板的一定频率的输入信号的频率进行测量，并通过LCD进行显示，并使可测量范围尽可能大，精度尽可能高三、方案原理（1）L CD显示原理本次设计中使用的是基于HD44780的LCD1602。
管脚定义图如下:要实现液晶显示功能有如下关键步骤：1.确定字符显示位置：要在液晶上的某个位置上显示某个字符，就是要向DDRAM的某个地址写入要显示的数据代码。
屏幕物理位置与DDRAM地址的对应关系如下：2.确定显示字符的内容：液晶要显示某个字符时，实质上就是显示该字符的字模, ，即向DDRAM里写数，数据与字模对照表如下：3.将数据写入LCD：执行以下步骤：清屏指令->功能设置指令->进入模式设置指令->显示开关控制指令->设定DDRAM地址指令->数据写入DDRAM指令，相关指令如下：液晶读数据时序：把数据写入液晶时序：由上图可知要保证液晶能正常显示，在E的下降沿时，数据要有效。
（2）频率测量原理利用分频模块获得一个1HZ的clk脉冲，同时设定一个计数脉冲，clk 脉冲作为时基，同时设定一个计数脉冲，每当clk脉冲跳变时，将计数寄存器中的数据送至显示寄存器，同时清零计数寄存器，并显示寄存器中的内容送至LCD显示模块，即可完成频率测量功能模块例化思路分频模块产生多种频率的信号供不同模块使用顶层文件脉冲计数count门控信号二-十进制转换模块LCD1602模块显示频率（最小单位1Hz）和占空比（最小单位0.1%）Clk_In,sysclkClk_GateClk_500Cnt7~Cnt0countClk_500。
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EDA实验报告题目：基于FPGA的数字频率测量仪姓名：吕游学号：2012121719091.实验目的1）掌握偶数倍分频电路的设计思路。
2）掌握带有计数使能输入端和异步清零功能的模为10的计数模块。
3）掌握动态扫描数码管的计数的工作原理及其使用方法。
2.实验任务1）利用所学的知识设计一个4位的频率计，可以测量从1-9999Hz的信号频率。
2）将被测信号的频率在四个动态数码管上显示出来。
采用文本设计的方法，设计软件用Quartus2。
3.实验原理1. 功能与原理采用一个标准的基准时钟，在单位时间（如1s）里对被测信号的脉冲数进行计数。
即为信号的频率。
4位数字频率计的顶层框如下图所示，整个系统分三个模块：控制模块、计数测量模块和数据锁存器。
1）控制模块控制模块的作用是产生测频所需要的各种控制信号。
控制模块的标准输入时钟为1Hz，每两个周期进行一次频率测量。
该模块产生三个控制信号，分别是：count_en，count_clr和load。
Count_clr信号用于在每一次测量开始时，对计数模块进行复位，以清除上次测量的结果。
复位信号高电平有效，持续半个时钟周期的时间。
Count_en 信号为计数允许信号，在Count_en信号的上升沿时刻，计数模块开始对输入信号的频率进行测量，测量时间恰为一个时钟周期（1s），在此时间里对被测信号的脉冲数进行计数，即为信号的频率。
然后将该值锁存，并送到数码管显示出来。
设置锁存器的好处是，显示的数据稳定，不会由于周期性的清零信号而闪烁不断。
在每一次测量开始时，都必须重新对计数模块清零。
控制模块所产生的几个控制信号的时序关系如下图所示。
从图中可以看到，计数使能信号Count_en在1s的高电平后，利用其反相值的上跳沿产生一个锁存信号Load,然后产生清零信号上升沿。
2）锁存器模块锁存器模块也是必不可少的。
测频模块测量完后，在Load信号的上升沿时刻将测量值锁存到寄存器中，然后输出，送到实验板上的数码管上显示出相应的数据。
3）计数模块计数模块用于在单位时间中对输入信号的脉冲数进行计数，该模块必须有计数允许、异步清零等端口，以便于控制模块对其进行控制。
2. 设计实现4位数字频率测试仪的顶层原理图，其中fre_ctrl是控制模块，count_10是计数模块，latch_16是16位锁存器模块。
这三个模块都采用文本方式设计实现。
1） fre_ctrl控制模块fre_ctrl控制模块用Verilog HDL语言描述如下：module fre_ctrl(clk, rst,count_en,count_clr,load);input clk,rst;output count_en,count_clr,load;reg count_en,load;always @(posedge clk)begin if(rst)begin count_en<=0;load<=1;endelsebegin count_en<=~count_en;load<=~count_en;endendassign count_clr=~clk&load;endmodule2)Count10计数模块Count10是一个带有计数使能输入端（EN）和异步清零(CLR)的模为10的计数模块。
当EN为高电平时开始计数，为低电平时停止计数。
CLR为异步清零端，当它为高电平时，计数器输出为零。
4位数字频率计计数子模块module count10(out,cout,en,clr,clk);input en,clr,clk;output [3:0] out;output cout;reg [3:0] out;always@(posedge clk or posedge clr)beginif(clr)out<=0;else if(en)begin if(out==9)out<=0;else out<=out+1;endendassign cout=((out==9)&en)?1:0;endmodule3）16位锁存器模块Latch_16module latch_16(qo,din,load);input load;input[15:0] din;output [15:0] qo;reg[15:0] qo;always@(posedge load)beginqo<=din;endendmodule3)数字频率计的顶层文件数字频率计的顶层采用文本输入的方式，在顶层文件中调用子模块，采用例化的方式编写程序。
顶层中还包括偶数倍分频和动态数码管扫描程序，以实现特定的功能。
顶层文件的Verilog HDL如下：module prequency(clk,signal,seg7,hex);input clk, signal;output[6:0] seg7;output[3:0] hex;wire[15:0] din;wire[15:0] q;wire cout_1, cout_2, cout_3, cout_4;wire en, clr, load;reg [6:0] seg7;reg [3:0] hex;reg [3:0] dat;reg [24:0] cnt;reg clk_cnt;always@(posedge clk )begin if (cnt==25'b1011111010111100000111111) begin clk_cnt<=~clk_cnt;cnt<=0;endelse cnt<=cnt+1;endwire rst;assign rst=1'b0;fre_ctrl inst1 (.clk(clk_cnt),.rst(rst),.count_en(en),.count_clr(clr),.load(load));count10 count10_1(.out(din[3:0]),.cout(cout_1),.en(en),.clr(clr),.clk(signal));count10 count10_2(.out(din[7:4]),.cout(cout_2),.en(en),.clr(clr),.clk(cout_1));count10 count10_3(.out(din[11:8]),.cout(cout_3),.en(en),.clr(clr),.clk(cout_2));count10 count10_4(.out(din[15:12]),.cout(cout_4),.en(en),.clr(clr),.clk(cout_3));latch_16 inst2 (.qo(q),.din(din),.load(load));always@(cnt[23:22])begincase(cnt[23:22])2'b00:begin dat[3:0]<=q[3:0];hex<=4'b1110;end 2'b01:begin dat[3:0]<=q[7:4];hex<=4'b1101;end 2'b10:begin dat[3:0]<=q[11:8];hex<=4'b1011;end 2'b11:begin dat[3:0]<=q[15:12];hex<=4'b0111;end endcasecase(dat[3:0])4'b0000:seg7[6:0]=7'b1111110;4'b0001:seg7[6:0]=7'b0110000;4'b0010:seg7[6:0]=7'b1101101;4'b0011:seg7[6:0]=7'b1111001;4'b0100:seg7[6:0]=7'b0110011;4'b0101:seg7[6:0]=7'b1011011;4'b0110:seg7[6:0]=7'b1011111;4'b0111:seg7[6:0]=7'b1110000;4'b1000:seg7[6:0]=7'b1111111;4'b1001:seg7[6:0]=7'b1111011;default:seg7[6:0]='bx;endcaseendendmodule4.实验内容1.编写数字频率测量仪的Verilog HDL程序。
2. 分析综合，用RTL Viewer观察电路综合结果。
3. 进行功能仿真。
4. 引脚锁定，编译下载。
5.实验结果任意从输入端加进一个频率范围从1——9999Hz序列脉冲，打开FPGA实验开发板，下载程序到实验板上，可以从四位动态数码管上看到该序列脉冲的频率数。