八位十进制数字频率计基于eda课程设计
eda 实验8位10进制频率计设计
1）测控时序电路设计程序：library ieee;use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity ftctrl isport(clkk:in std_logic;cnt_en:out std_logic;rst_cnt:out std_logic;load:out std_logic); end ftctrl;architecture behave of ftctrl is signal div2clk:std_logic; beginprocess(clkk)beginif clkk'event and clkk='1' thendiv2clk<=not div2clk;end if;end process;process(clkk,div2clk)beginif clkk='0' and div2clk='0' thenrst_cnt<='1';elserst_cnt<='0';end if;end process;load<=not div2clk;cnt_en<=div2clk;end behave;（2）顶层中的SCAN_LED模块是改进后带输入数据锁存功能的7段动态扫描显示译码器，其参考程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY SCAN_LED ISPORT (CLK : IN STD_LOGIC;LK:IN STD_LOGIC;DIN:IN STD_LOGIC_VECTOR(31DOWNTO 0);SG: OUT STD_LOGIC_VECTOR(6DOWNTO 0);BT: OUT STD_LOGIC_VECTOR(2DOWNTO 0) );END;ARCHITECTURE one OF SCAN_LED ISSIGNAL CNT8 : STD_LOGIC_VECTOR(2DOWNTO 0);SIGNAL DOUT: STD_LOGIC_VECTOR(31DOWNTO 0);SIGNAL A : STD_LOGIC_VECTOR(3DOWNTO 0);BEGINP1:PROCESS(LK,DIN) BEGINIF LK'EVENT AND LK='1' THEN DOUT<=DIN; END IF; END PROCESS P1;P2:PROCESS( CNT8 ) BEGIN CASE CNT8 ISWHEN "000" => BT <= "000" ; A <= DOUT(3 DOWNTO 0);WHEN "001" => BT <= "001" ; A <= DOUT(7 DOWNTO 4);WHEN "010" => BT <= "010" ; A <= DOUT(11 DOWNTO 8);WHEN "011" => BT <= "011" ; A <= DOUT(15 DOWNTO 12);WHEN "100" => BT <= "100" ; A <= DOUT(19 DOWNTO 16);WHEN "101" => BT <= "101" ; A <= DOUT(23 DOWNTO 20);WHEN "110" => BT <= "110" ; A <= DOUT(27 DOWNTO 24);WHEN "111" => BT <= "111" ; A <= DOUT(31 DOWNTO 28);WHEN OTHERS => NULL ;END CASE;END PROCESS P2; P3: PROCESS(CLK)BEGINIF CLK'EVENT AND CLK = '1' THEN CNT8 <= CNT8 + 1;END IF;END PROCESS P3;P4: PROCESS( A )BEGINCASE A ISWHEN "0000" => SG <= "0111111";WHEN "0001" => SG <= "0000110";WHEN "0010" => SG <= "1011011";WHEN "0011" => SG <= "1001111";WHEN "0100" => SG <= "1100110";WHEN "0101" => SG <= "1101101";WHEN "0110" => SG <= "1111101";WHEN "0111" => SG <= "0000111";WHEN "1000" => SG <= "1111111";WHEN "1001" => SG <= "1101111";WHEN "1010" => SG <= "1110111";WHEN "1011" => SG <= "1111100";WHEN "1100" => SG <= "0111001";WHEN "1101" => SG <= "1011110";WHEN "1110" => SG <= "1111001";WHEN "1111" => SG <= "1110001";WHEN OTHERS => NULL ;END CASE ;END PROCESS P4;END;（3）CNT10_8是8位10进制计数器，其底层是由8个10进制计数器串接而成，电路图如下所示：（4）利用以上各功能模块生成封装，产生频率计的顶层原理图，如下：（1）重新设计FTCTRL模块，完成8位10进制频率计设计。
八位十进制数字频率计
EDA课程设计报告书题目：8位十进制数字频率计的设计姓名：学号：所属学院：专业年级：指导教师：完成时间：8位十进制数字频率计的设计一、设计介绍数字频率计是采用数字电路制做成的能实现对周期性变化信号频率测量的仪器。
频率计主要用于测量正弦波、矩形波、三角波和尖脉冲等周期信号的频率值。
其扩展功能可以测量信号的周期和脉冲宽度。
通常说的，数字频率计是指电子计数式频率计。
频率计主要由四个部分构成:输入电路、时基(T)电路、计数显示电路以及控制电路。
在电子技术领域，频率是一个最基本的参数。
数字频率计作为一种最基本的测量仪器以其测量精度高、速度快、操作简便、数字显示等特点被广泛应用。
许多物理量，例如温度、压力、流量、液位、PH值、振动、位移、速度等通过传感器转换成信号频率，可用数字频率计来测量。
尤其是将数字频率计与微处理器相结合，可实现测量仪器的多功能化、程控化和智能化.随着现代科技的发展，基于数字式频率计组成的各种测量仪器、控制设备、实时监测系统已应用到国际民生的各个方面。
二、设计目的（1）熟悉Quatus 11软件的基本使用方法。
（2）熟悉EDA实验开发系统的使用方法。
（3）学习时序电路的设计、仿真和硬件设计，进一步熟悉VHDL设计技术。
三、数字频率计的基本原理数字频率计的基本原理是用一个频率稳定度高的频率源作为基准时钟，通常情况下计算每秒待测信号的脉冲个数,此时我们称闸门时间为1秒。
闸门时间也可以大于或小于一秒。
闸门时间越长，得到的频率值就越准确，但闸门时间越长则每测一次频率的间隔就越长。
闸门时间越短，测的频率值刷新就越快,但测得的频率精度就受影响。
数字频率计的主要功能是测量周期信号的频率。
频率是单位时间（1S）信号发生周期变化的次数。
如果我们能在给定的1S时间对信号波形计数，并将计数结果显示出来，就能读取被测信号的频率。
数字频率计首先必须获得相对稳定与准确的时间，同时将被测信号转换成幅度与波形均能被数字电路识别的脉冲信号，然后通过计数器计算这一段时间间隔的脉冲个数，将其换算后显示出来。
八位16进制、八位10进制频率计设计
EDA综合实习报告一李爱20111154006 电子科学与技术2011级1.数字频率计的设计（1）8位16进制频率计①．主程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY MAIN ISPORT (A,clk1,CLK: IN STD_LOGIC;O:OUT STD_LOGIC_VECTOR(2 DOWNTO 0);P: OUT STD_LOGIC_VECTOR(6 DOWNTO 0));END;ARCHITECTURE HEAD OF MAIN ISCOMPONENT CEPINPORT (CLK1:IN STD_LOGIC;CNT: OUT STD_LOGIC;RST:OUT STD_LOGIC;LOAD:OUT STD_LOGIC);END COMPONENT;COMPONENT JISHUPORT (CLR:IN STD_LOGIC;EN:IN STD_LOGIC;FIN:IN STD_LOGIC;COUT:OUT STD_LOGIC_VECTOR(31 DOWNTO 0) );END COMPONENT;COMPONENT SUOCUNPORT( LK :IN STD_LOGIC;DIN:IN STD_LOGIC_VECTOR (31 DOWNTO 0);QDOUT: OUT STD_LOGIC_VECTOR (31 DOWNTO 0));END COMPONENT;COMPONENT XIANSHIPORT (clk: in std_logic;Q:IN STD_LOGIC_VECTOR(31 DOWNTO 0);T:buffer STD_LOGIC_VECTOR(2 DOWNTO 0);Y:OUT STD_LOGIC_VECTOR(6 DOWNTO 0));END COMPONENT;SIGNAL NET1,NET2,NET3:STD_LOGIC;SIGNAL NET4,NET5 :STD_LOGIC_VECTOR(31 DOWNTO 0);BEGINU1:CEPIN PORT MAP (CLK1=>CLK,CNT=>NET1,RST=>NET2,LOAD=>NET3);U2:JISHU PORT MAP (CLR=>NET2,EN=>NET1,FIN=>A,COUT=>NET4);U3:SUOCUN PORT MAP (LK=>NET3,DIN=>NET4,QDOUT=>NET5);U4:XIANSHI PORT MAP (clk=>clk1,Q=>NET5,Y=>P,T=>O);END HEAD;②．测频LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY cepin ISPORT (CLK1:IN STD_LOGIC;CNT: OUT STD_LOGIC;RST:OUT STD_LOGIC;LOAD:OUT STD_LOGIC);END ;ARCHITECTURE one OF cepin ISSIGNAL M: STD_LOGIC;BEGINPROCESS (CLK1)BEGINIF CLK1 'EVENT AND CLK1='1' THENM<= NOT M;END IF;END PROCESS;PROCESS (CLK1,M)BEGINIF CLK1='0' AND M='0' THEN RST<='1';ELSE RST <='0';END IF;END PROCESS;LOAD <= NOT M;CNT <=M;END one;③．计数LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY JISHU ISPORT (CLR:IN STD_LOGIC;EN:IN STD_LOGIC;FIN:IN STD_LOGIC;COUT:OUT STD_LOGIC_VECTOR(31 DOWNTO 0));END ;ARCHITECTURE two OF JISHU ISSIGNAL Q: STD_LOGIC_VECTOR(31 DOWNTO 0);BEGINPROCESS (CLR,EN,FIN) BEGINIF CLR='1' THEN Q <= (OTHERS=>'0');ELSIF FIN 'EVENT AND FIN='1' THENIF EN='1' THEN Q <= Q+1;END IF;END IF;END PROCESS;COUT <=Q;END two;④．锁存LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY SUOCUN ISPORT( LK :IN STD_LOGIC;DIN:IN STD_LOGIC_VECTOR (31 DOWNTO 0);qDOUT: OUT STD_LOGIC_VECTOR (31 DOWNTO 0)); END ;ARCHITECTURE three OF SUOCUN ISBEGINPROCESS (LK,DIN)BEGINIF LK 'EVENT AND LK='1' THEN qDOUT <=DIN;END IF;END PROCESS;END three;⑤显示LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY XIANSHI ISPORT (clk: in std_logic;Q:IN STD_LOGIC_VECTOR(31 DOWNTO 0);T:buffer STD_LOGIC_VECTOR(2 DOWNTO 0);Y:OUT STD_LOGIC_VECTOR(6 DOWNTO 0)); END ;ARCHITECTURE four OF XIANSHI ISBEGINPROCESS(Q,clk,T)V ARIABLE Q1:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINIF clk'event and clk='1' THENQ1:=Q1+'1';END IF;if Q1="0001" thenCASE Q(3 downto 0) ISWHEN "0000"=>T<="000";Y<="0111111";WHEN "0001"=>T<="000";Y<="0000110";WHEN "0010"=>T<="000";Y<="1011011";WHEN "0011"=>T<="000";Y<="1001111";WHEN "0100"=>T<="000";Y<="1100110";WHEN "0101"=>T<="000";Y<="1101101";WHEN "0110"=>T<="000";Y<="1111101";WHEN "0111"=>T<="000";Y<="0000111";WHEN "1000"=>T<="000";Y<="1111111";WHEN "1001"=>T<="000";Y<="1101111";WHEN "1010"=>T<="000";Y<="1110111";WHEN "1011"=>T<="000";Y<="1111100";WHEN "1100"=>T<="000";Y<="0111001";WHEN "1101"=>T<="000";Y<="1011110";WHEN "1110"=>T<="000";Y<="1111011";WHEN "1111"=>T<="000";Y<="1110001";WHEN OTHERS=> NULL;END CASE;elsif Q1="0010" thenCASE Q(7 downto 4) ISWHEN "0000"=>T<="001";Y<="0111111"; WHEN "0001"=>T<="001";Y<="0000110"; WHEN "0010"=>T<="001";Y<="1011011"; WHEN "0011"=>T<="001";Y<="1001111"; WHEN "0100"=>T<="001";Y<="1100110"; WHEN "0101"=>T<="001";Y<="1101101"; WHEN "0110"=>T<="001";Y<="1111101"; WHEN "0111"=>T<="001";Y<="0000111"; WHEN "1000"=>T<="001";Y<="1111111"; WHEN "1001"=>T<="001";Y<="1101111"; WHEN "1010"=>T<="001";Y<="1110111"; WHEN "1011"=>T<="001";Y<="1111100"; WHEN "1100"=>T<="001";Y<="0111001"; WHEN "1101"=>T<="001";Y<="1011110"; WHEN "1110"=>T<="001";Y<="1111011"; WHEN "1111"=>T<="001";Y<="1110001"; WHEN OTHERS=> NULL;END CASE;elsif Q1="0011"thenCASE Q(11 downto 8) ISWHEN "0000"=>T<="010";Y<="0111111"; WHEN "0001"=>T<="010";Y<="0000110"; WHEN "0010"=>T<="010";Y<="1011011"; WHEN "0011"=>T<="010";Y<="1001111"; WHEN "0100"=>T<="010";Y<="1100110"; WHEN "0101"=>T<="010";Y<="1101101"; WHEN "0110"=>T<="010";Y<="1111101"; WHEN "0111"=>T<="010";Y<="0000111"; WHEN "1000"=>T<="010";Y<="1111111"; WHEN "1001"=>T<="010";Y<="1101111"; WHEN "1010"=>T<="010";Y<="1110111"; WHEN "1011"=>T<="010";Y<="1111100"; WHEN "1100"=>T<="010";Y<="0111001"; WHEN "1101"=>T<="010";Y<="1011110"; WHEN "1110"=>T<="010";Y<="1111011"; WHEN "1111"=>T<="010";Y<="1110001"; WHEN OTHERS=> NULL;END CASE;elsif Q1="0100" thenCASE Q(15 downto 12) ISWHEN "0001"=>T<="011";Y<="0000110"; WHEN "0010"=>T<="011";Y<="1011011"; WHEN "0011"=>T<="011";Y<="1001111"; WHEN "0100"=>T<="011";Y<="1100110"; WHEN "0101"=>T<="011";Y<="1101101"; WHEN "0110"=>T<="011";Y<="1111101"; WHEN "0111"=>T<="011";Y<="0000111"; WHEN "1000"=>T<="011";Y<="1111111"; WHEN "1001"=>T<="011";Y<="1101111"; WHEN "1010"=>T<="011";Y<="1110111"; WHEN "1011"=>T<="011";Y<="1111100"; WHEN "1100"=>T<="011";Y<="0111001"; WHEN "1101"=>T<="011";Y<="1011110"; WHEN "1110"=>T<="011";Y<="1111011"; WHEN "1111"=>T<="011";Y<="1110001"; WHEN OTHERS=>NULL;END CASE;elsif Q1="0101" thenCASE Q(19 downto 16) ISWHEN "0000"=>T<="100";Y<="0111111"; WHEN "0001"=>T<="100";Y<="0000110"; WHEN "0010"=>T<="100";Y<="1011011"; WHEN "0011"=>T<="100";Y<="1001111"; WHEN "0100"=>T<="100";Y<="1100110"; WHEN "0101"=>T<="100";Y<="1101101"; WHEN "0110"=>T<="100";Y<="1111101"; WHEN "0111"=>T<="100";Y<="0000111"; WHEN "1000"=>T<="100";Y<="1111111"; WHEN "1001"=>T<="100";Y<="1101111"; WHEN "1010"=>T<="100";Y<="1110111"; WHEN "1011"=>T<="100";Y<="1111100"; WHEN "1100"=>T<="100";Y<="0111001"; WHEN "1101"=>T<="100";Y<="1011110"; WHEN "1110"=>T<="100";Y<="1111011"; WHEN "1111"=>T<="100";Y<="1110001"; WHEN OTHERS=> NULL;END CASE;elsif Q1="0110" thenCASE Q(23 downto 20) ISWHEN "0000"=>T<="101";Y<="0111111"; WHEN "0001"=>T<="101";Y<="0000110";WHEN "0011"=>T<="101";Y<="1001111"; WHEN "0100"=>T<="101";Y<="1100110"; WHEN "0101"=>T<="101";Y<="1101101"; WHEN "0110"=>T<="101";Y<="1111101"; WHEN "0111"=>T<="101";Y<="0000111"; WHEN "1000"=>T<="101";Y<="1111111"; WHEN "1001"=>T<="101";Y<="1101111"; WHEN "1010"=>T<="101";Y<="1110111"; WHEN "1011"=>T<="101";Y<="1111100"; WHEN "1100"=>T<="101";Y<="0111001"; WHEN "1101"=>T<="101";Y<="1011110"; WHEN "1110"=>T<="101";Y<="1111011"; WHEN "1111"=>T<="101";Y<="1110001"; WHEN OTHERS=> NULL;END CASE;elsif Q1="0111" thenCASE Q(27 downto 24) ISWHEN "0000"=>T<="110";Y<="0111111"; WHEN "0001"=>T<="110";Y<="0000110"; WHEN "0010"=>T<="110";Y<="1011011"; WHEN "0011"=>T<="110";Y<="1001111"; WHEN "0100"=>T<="110";Y<="1100110"; WHEN "0101"=>T<="110";Y<="1101101"; WHEN "0110"=>T<="110";Y<="1111101"; WHEN "0111"=>T<="110";Y<="0000111"; WHEN "1000"=>T<="110";Y<="1111111"; WHEN "1001"=>T<="110";Y<="1101111"; WHEN "1010"=>T<="110";Y<="1110111"; WHEN "1011"=>T<="110";Y<="1111100"; WHEN "1100"=>T<="110";Y<="0111001"; WHEN "1101"=>T<="110";Y<="1011110"; WHEN "1110"=>T<="110";Y<="1111011"; WHEN "1111"=>T<="110";Y<="1110001"; WHEN OTHERS=> NULL;END CASE;elsif Q1="1000" thenCASE Q(31 downto 28) ISWHEN "0000"=>T<="111";Y<="0111111"; WHEN "0001"=>T<="111";Y<="0000110"; WHEN "0010"=>T<="111";Y<="1011011"; WHEN "0011"=>T<="111";Y<="1001111";WHEN "0101"=>T<="111";Y<="1101101";WHEN "0110"=>T<="111";Y<="1111101";WHEN "0111"=>T<="111";Y<="0000111";WHEN "1000"=>T<="111";Y<="1111111";WHEN "1001"=>T<="111";Y<="1101111";WHEN "1010"=>T<="111";Y<="1110111";WHEN "1011"=>T<="111";Y<="1111100";WHEN "1100"=>T<="111";Y<="0111001";WHEN "1101"=>T<="111";Y<="1011110";WHEN "1110"=>T<="111";Y<="1111011";WHEN "1111"=>T<="111";Y<="1110001";WHEN OTHERS=> NULL;END CASE;end if; END PROCESS;END four;⑥引脚：A：测频端口CLK：1Hz输入频率CLK1：2048Hz的刷新频率O：三八译码器选择端口P：数码管显示（2）8位10进制频率计①主程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MAIN ISPORT (CLK1,FSIN:IN STD_LOGIC;CLK:IN STD_LOGIC; E:OUT STD_LOGIC_VECTOR(2 DOWNTO 0);DOUT:OUT STD_LOGIC_VECTOR(6 DOWNTO 0));END ;ARCHITECTURE HEAD OF MAIN ISCOMPONENT JISHUPORT(CLK,RST,EN:IN STD_LOGIC;CQ:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);COUT :OUT STD_LOGIC);END COMPONENT;COMPONENT CEPINPORT (CLK:IN STD_LOGIC;TSTEN:OUT STD_LOGIC;CLR_CNT:OUT STD_LOGIC;LOAD:OUT STD_LOGIC);END COMPONENT;COMPONENT SUOCUNPORT(LOAD:IN STD_LOGIC;DIN:IN STD_LOGIC_VECTOR(31 DOWNTO 0);DOUT :OUT STD_LOGIC_VECTOR(31 DOWNTO 0));END COMPONENT;COMPONENT XIANSHIPORT (clk: in std_logic;Q:IN STD_LOGIC_VECTOR(31 DOWNTO 0);T:buffer STD_LOGIC_VECTOR(2 DOWNTO 0);Y:OUT STD_LOGIC_VECTOR(6 DOWNTO 0));END COMPONENT;SIGNAL TSTEN:STD_LOGIC;SIGNAL CLR_CNT:STD_LOGIC;SIGNAL LOAD:STD_LOGIC;SIGNAL C1:STD_LOGIC;SIGNAL C2:STD_LOGIC;SIGNAL C3:STD_LOGIC;SIGNAL C4:STD_LOGIC;SIGNAL C5:STD_LOGIC;SIGNAL C6:STD_LOGIC;SIGNAL C7:STD_LOGIC;SIGNAL C8:STD_LOGIC;SIGNAL DIN,S:STD_LOGIC_VECTOR(31 DOWNTO 0);BEGINU0:CEPIN PORT MAP(CLK=>CLK,TSTEN=>TSTEN,CLR_CNT=>CLR_CNT,LOAD=>LOAD);U1:JISHU PORT MAP(CLK=>FSIN,RST=>CLR_CNT,EN=>TSTEN,CQ=>DIN(3 DOWNTO 0),COUT=>C1);U2:JISHU PORT MAP(CLK=>C1,RST=>CLR_CNT,EN=>TSTEN,CQ=>DIN(7 DOWNTO 4),COUT=>C2);U3:JISHU PORT MAP(CLK=>C2,RST=>CLR_CNT,EN=>TSTEN,CQ=>DIN(11 DOWNTO 8),COUT=>C3);U4:JISHU PORT MAP(CLK=>C3,RST=>CLR_CNT,EN=>TSTEN,CQ=>DIN(15 DOWNTO 12),COUT=>C4);U5:JISHU PORT MAP(CLK=>C4,RST=>CLR_CNT,EN=>TSTEN,CQ=>DIN(19 DOWNTO 16),COUT=>C5);U6:JISHU PORT MAP(CLK=>C5,RST=>CLR_CNT,EN=>TSTEN,CQ=>DIN(23 DOWNTO 20),COUT=>C6);U7:JISHU PORT MAP(CLK=>C6,RST=>CLR_CNT,EN=>TSTEN,CQ=>DIN(27 DOWNTO 24),COUT=>C7);U8:JISHU PORT MAP(CLK=>C7,RST=>CLR_CNT,EN=>TSTEN,CQ=>DIN(31 DOWNTO 28),COUT=>C8);U9:SUOCUN PORT MAP(LOAD=>LOAD,DIN=>DIN(31 DOWNTO 0),DOUT=>S);U10:XIANSHI PORT MAP(CLK=>CLK1,Q=>S,T=>E,Y=>DOUT);END HEAD;②测频LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CEPIN ISPORT (CLK:IN STD_LOGIC;TSTEN:OUT STD_LOGIC;CLR_CNT:OUT STD_LOGIC;LOAD:OUT STD_LOGIC);END ;ARCHITECTURE TWO OF CEPIN ISSIGNAL DIV2CLK :STD_LOGIC;BEGINPROCESS(CLK)BEGINIF CLK'EVENT AND CLK='1' THENDIV2CLK<=NOT DIV2CLK;END IF;END PROCESS;PROCESS(CLK,DIV2CLK)BEGINIF CLK='0' AND DIV2CLK='0' THENCLR_CNT<='1';ELSE CLR_CNT<='0';END IF;END PROCESS;LOAD<=NOT DIV2CLK;TSTEN <=DIV2CLK;END TWO;③计数LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY JISHU ISPORT(CLK,RST,EN:IN STD_LOGIC;CQ:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);COUT:OUT STD_LOGIC);END ;ARCHITECTURE ONE OF JISHU ISBEGINPROCESS(CLK,RST,EN)V ARIABLE CQI:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINIF RST='1' THEN CQI:=(OTHERS=>'0');ELSIF CLK'EVENT AND CLK='1' THENIF EN='1' THENIF CQI<"1001" THENCQI:=CQI+1;ELSE CQI:=(OTHERS=>'0');END IF;END IF;END IF;IF CQI="1001" THEN COUT<='1';ELSE COUT<='0';END IF;CQ<=CQI;END PROCESS;END ONE;④所存LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY SUOCUN ISPORT(LOAD:IN STD_LOGIC;DIN:IN STD_LOGIC_VECTOR(31 DOWNTO 0);DOUT :OUT STD_LOGIC_VECTOR(31 DOWNTO 0)); END ;ARCHITECTURE THREE OF SUOCUN ISBEGINPROCESS(LOAD,DIN)BEGINIF LOAD'EVENT AND LOAD='1' THEN DOUT<=DIN;END IF;END PROCESS;END THREE;⑤显示LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY XIANSHI ISPORT (clk: in std_logic;Q:IN STD_LOGIC_VECTOR(31 DOWNTO 0);T:buffer STD_LOGIC_VECTOR(2 DOWNTO 0);Y:OUT STD_LOGIC_VECTOR(6 DOWNTO 0)); END ;ARCHITECTURE four OF XIANSHI ISBEGINPROCESS(Q,clk,T)V ARIABLE Q1:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINIF clk'event and clk='1' THENQ1:=Q1+'1';END IF;if Q1="0001" thenCASE Q(3 downto 0) ISWHEN "0000"=>T<="000";Y<="0111111";WHEN "0001"=>T<="000";Y<="0000110";WHEN "0010"=>T<="000";Y<="1011011";WHEN "0011"=>T<="000";Y<="1001111";WHEN "0100"=>T<="000";Y<="1100110";WHEN "0101"=>T<="000";Y<="1101101";WHEN "0110"=>T<="000";Y<="1111101";WHEN "1000"=>T<="000";Y<="1111111"; WHEN "1001"=>T<="000";Y<="1101111"; WHEN OTHERS=> NULL;END CASE;elsif Q1="0010" thenCASE Q(7 downto 4) ISWHEN "0000"=>T<="001";Y<="0111111"; WHEN "0001"=>T<="001";Y<="0000110"; WHEN "0010"=>T<="001";Y<="1011011"; WHEN "0011"=>T<="001";Y<="1001111"; WHEN "0100"=>T<="001";Y<="1100110"; WHEN "0101"=>T<="001";Y<="1101101"; WHEN "0110"=>T<="001";Y<="1111101"; WHEN "0111"=>T<="001";Y<="0000111"; WHEN "1000"=>T<="001";Y<="1111111"; WHEN "1001"=>T<="001";Y<="1101111"; WHEN OTHERS=> NULL;END CASE;elsif Q1="0011"thenCASE Q(11 downto 8) ISWHEN "0000"=>T<="010";Y<="0111111"; WHEN "0001"=>T<="010";Y<="0000110"; WHEN "0010"=>T<="010";Y<="1011011"; WHEN "0011"=>T<="010";Y<="1001111"; WHEN "0100"=>T<="010";Y<="1100110"; WHEN "0101"=>T<="010";Y<="1101101"; WHEN "0110"=>T<="010";Y<="1111101"; WHEN "0111"=>T<="010";Y<="0000111"; WHEN "1000"=>T<="010";Y<="1111111"; WHEN "1001"=>T<="010";Y<="1101111"; WHEN OTHERS=> NULL;END CASE;elsif Q1="0100" thenCASE Q(15 downto 12) ISWHEN "0000"=>T<="011";Y<="0111111"; WHEN "0001"=>T<="011";Y<="0000110"; WHEN "0010"=>T<="011";Y<="1011011"; WHEN "0011"=>T<="011";Y<="1001111";WHEN "0101"=>T<="011";Y<="1101101"; WHEN "0110"=>T<="011";Y<="1111101"; WHEN "0111"=>T<="011";Y<="0000111"; WHEN "1000"=>T<="011";Y<="1111111"; WHEN "1001"=>T<="011";Y<="1101111"; WHEN OTHERS=>NULL;END CASE;elsif Q1="0101" thenCASE Q(19 downto 16) ISWHEN "0000"=>T<="100";Y<="0111111"; WHEN "0001"=>T<="100";Y<="0000110"; WHEN "0010"=>T<="100";Y<="1011011"; WHEN "0011"=>T<="100";Y<="1001111"; WHEN "0100"=>T<="100";Y<="1100110"; WHEN "0101"=>T<="100";Y<="1101101"; WHEN "0110"=>T<="100";Y<="1111101"; WHEN "0111"=>T<="100";Y<="0000111"; WHEN "1000"=>T<="100";Y<="1111111"; WHEN "1001"=>T<="100";Y<="1101111"; WHEN OTHERS=> NULL;END CASE;elsif Q1="0110" thenCASE Q(23 downto 20) ISWHEN "0000"=>T<="101";Y<="0111111"; WHEN "0001"=>T<="101";Y<="0000110"; WHEN "0010"=>T<="101";Y<="1011011"; WHEN "0011"=>T<="101";Y<="1001111"; WHEN "0100"=>T<="101";Y<="1100110"; WHEN "0101"=>T<="101";Y<="1101101"; WHEN "0110"=>T<="101";Y<="1111101"; WHEN "0111"=>T<="101";Y<="0000111"; WHEN "1000"=>T<="101";Y<="1111111"; WHEN "1001"=>T<="101";Y<="1101111"; WHEN OTHERS=> NULL;END CASE;elsif Q1="0111" thenCASE Q(27 downto 24) ISWHEN "0000"=>T<="110";Y<="0111111"; WHEN "0001"=>T<="110";Y<="0000110"; WHEN "0010"=>T<="110";Y<="1011011";WHEN "0100"=>T<="110";Y<="1100110";WHEN "0101"=>T<="110";Y<="1101101";WHEN "0110"=>T<="110";Y<="1111101";WHEN "0111"=>T<="110";Y<="0000111";WHEN "1000"=>T<="110";Y<="1111111";WHEN "1001"=>T<="110";Y<="1101111";WHEN OTHERS=> NULL;END CASE;elsif Q1="1000" thenCASE Q(31 downto 28) ISWHEN "0000"=>T<="111";Y<="0111111";WHEN "0001"=>T<="111";Y<="0000110";WHEN "0010"=>T<="111";Y<="1011011";WHEN "0011"=>T<="111";Y<="1001111";WHEN "0100"=>T<="111";Y<="1100110";WHEN "0101"=>T<="111";Y<="1101101";WHEN "0110"=>T<="111";Y<="1111101";WHEN "0111"=>T<="111";Y<="0000111";WHEN "1000"=>T<="111";Y<="1111111";WHEN "1001"=>T<="111";Y<="1101111";WHEN OTHERS=> NULL;END CASE;end if; END PROCESS;END four;⑥引脚：FSIN:待测频率输入CLK：1Hz输入频率CLK1：2048Hz的刷新频率E：三八译码器选择端口DOUT：数码管显示。
8位十进制频率计_EDA课程设计报告
目录一、设计目的 (2)二、设计要求 (2)三、设计思路 (3)四、设计原理 (3)五、设计仿真 (3)六、实验现象 (4)七、设计源码 (4)八、总结 (9)参考书目 (9)引言数字频率计是数字电路中的一个典型应用,实际的硬件设计用到的器件教多,连线比较复杂,而且会产生比较大的延时,造成测量误差、可靠性差。
随着现场可编程阵列FPGA的应用,以EDA 工具作为开发手段,运用VHDL等硬件描述语言语言,将使整个系统大大简化,提高了系统的整体性能和可靠性。
一、课程设计目的1）巩固和加深对“EDA技术”、“数字电子技术”的基本知识的理解，提高综合运用本课程所学知识的能力。
2）培养学生根据课题需要选学参考书籍、查阅手册、图表和文献资料的自学能力。
通过独立思考，深入钻研相关问题，学会自己分析解决问题的方法。
3）培养硬件设计、软件设计及系统软、硬件调试的基本思路、方法和技巧，并能熟练使用当前较流行的一些有关电路设计与分析的软件和硬件。
二、课程设计要求1）脉冲信号的频率就是在单位时间内所产生的脉冲个数,其表达式为,f为被测信号的频率,N为计数器所累积的脉冲个数,T为产生N个脉冲所需的时间。
所以,在1秒时间内计数器所记录的结果,就是被测信号的频率。
2）被测频率信号取自实验箱晶体振荡器输出信号,加到主控室的输入端。
3）再取晶体振荡器的另一标准频率信号，经分频后产生各种时基脉冲：1ms，10ms，0.1s，1s等，时基信号的选择可以控制，即量程可以改变。
4）时基信号经控制电路产生闸门信号至主控门，只有在闸门信号采样期间内（时基信号的一个周期），输入信号才通过主控门。
5）f=N/T，改变时基信号的周期T，即可得到不同的测频范围。
6）当主控门关闭时，计数器停止计数，显示器显示记录结果，此时控制电路输出一个置零信号，将计数器和所有触发器复位，为新一次采样做好准备三、课程设计思路频率测量的基本原理是计算每秒钟内待测信号的脉冲个数。
八位十进制数字频率计基于eda课程设计
目录目录 01、EDA技术发展及介绍 (2)1.1 EDA技术的介绍 (2)1.2 EDA技术的发展 (2)1.3 EDA技术的发展趋势 (2)2、总体方案设计 (3)2.1设计内容 (3)2.2设计方案比较 (3)2.3方案论证 (5)2.4方案选择 (5)3、单元模块设计 (5)3.1分频模块 (5)3.1.1分频模块波形仿真图 (5)3.1.2分频模逻辑综合图 (6)3.1.3分频模块verilog源代码 (6)3.2计数模块 (7)3.2.1计数模块功能仿真波形 (7)3.2.2计数模块逻辑综合图 (8)3.2.3计数模块verilog源代码 (8)3.3锁存模块 (9)3.3.1锁存模块功能仿真波形 (9)3.3.2锁存模块逻辑综合图 (9)3.3.1锁存模块verilog源代码 (10)3.4七段译码模块 (10)3.4.1七段一码模块功能仿真波形 (10)3.4.2七段译码模块逻辑综合图 (11)3.4.3七段一码模块代码源程序 (11)3.5数码管显示模块 (12)3.5.1数码管显示模块功能仿真波形图 (13)3.5.2数码管显示模块综合图 (13)3.5.3数码管显示模块源代码 (14)4、软件实现 (15)4.1软件实现方法 (15)4.1.1 软件实现步骤框图 (15)4.2软件设计 (15)4.2.1 顶层模块程序如下: (15)4.2.2 顶层模块结构图 (17)5、系统仿真及调 (17)5.1顶层模块仿真及调试 (17)6、总结 (18)6.1设计小结 (18)6.2设计收获 (19)6.3设计改进 (19)6.4 致谢 (19)7 、参考文献 (19)1、EDA技术发展及介绍1.1 EDA技术的介绍EDA是Electronic Design Automation的缩写，中文译为电子设计自动化，是现代电子设计技术的有力工具。
迄今为止，EDA技术没有精确的定义，我们可以这样来认识，EDA技术就是以计算机为工作平台，以EDA软件工具为开发环境，以PLD器件或者ASIC专用集成电路为目标器件设计实现电路系统的一种技术。
eda频率计课程设计
eda频率计课程设计一、课程目标知识目标：1. 让学生理解EDA（电子设计自动化）的基本概念，掌握频率计的设计原理；2. 学会运用已学的电子元件和电路知识，设计并搭建一个简单的频率计；3. 掌握频率计在电子测量中的应用，了解其重要性和实际意义。
技能目标：1. 培养学生动手操作能力，能正确使用电子仪器和工具进行电路搭建；2. 提高学生问题解决能力，通过团队协作，设计和调试频率计电路；3. 培养学生运用EDA软件进行电路仿真和优化设计的能力。
情感态度价值观目标：1. 培养学生对电子设计的兴趣和热情，激发创新意识；2. 培养学生团队协作精神，学会倾听、沟通、分享和合作；3. 增强学生环保意识，了解电子产品的绿色设计和可持续发展。
分析课程性质、学生特点和教学要求，本课程将目标分解为以下具体学习成果：1. 学生能独立完成频率计电路的设计和搭建；2. 学生能运用EDA软件进行电路仿真，优化设计方案；3. 学生在团队协作中，发挥个人特长，共同解决问题；4. 学生通过课程学习，增强对电子设计领域的认识和兴趣，培养良好的情感态度价值观。
二、教学内容根据课程目标，教学内容主要包括以下几部分：1. EDA基本概念与频率计原理- 介绍EDA的基本概念、作用及其在电子设计中的应用；- 讲解频率计的工作原理、分类及其在电子测量中的重要性。
2. 电子元件与电路知识- 复习已学的电子元件（如电阻、电容、二极管、晶体管等）及其特性；- 梳理相关电路知识（如放大电路、滤波电路等）在频率计设计中的应用。
3. 频率计设计与搭建- 分析频率计电路的设计方法，引导学生运用所学知识进行设计；- 实践操作，指导学生正确搭建频率计电路，并进行调试。
4. EDA软件应用与电路仿真- 介绍EDA软件的基本功能，教授学生如何进行电路仿真和优化设计；- 指导学生运用EDA软件完成频率计电路的仿真，提高设计效率。
5. 团队协作与问题解决- 培养学生团队协作能力，分工合作完成频率计设计任务；- 引导学生学会分析问题、解决问题，提高实际操作能力。
8位十进制显示数字频率计(带周期)设计报告
EDA期末考试设计报告设计题目：8位十进制显示数字频率计(带周期测量) 学校：梧州学院系别：电子信息工程系班别：09电本2班姓名：陈迪学号：5组员：刘芸云王缉俭指导老师：黄玉健一、设计内容：8位十进制显示数字频率计(带周期测量)。
二、设计目的与要求：1、设计电路实现测量1~Hz方波信号的频率以及其周期，并以十进制的方式显示。
2、要求其数值用七段LED数码管或液晶屏显示。
3、在实验系统上硬件测试，验证此设计的功能。
4、画出实体图，设计原理图，要求用Protel设计出具体的电路原理图。
三、设计原理：8位十进制显示数字频率计（带周期测量）是由8位十进制频率计、8位十进制周期测量器和带锁存功能的64选32数据选择器构成。
频率计基准信号采用8Hz的方波信号，而周期测量采用基准信号为50MHz的方波信号。
其中，频率计和周期测量由相同的32位数据锁存器和8位十进制计数器及不同的测频控制电路构成。
为使电路设计更加简单快捷，且方便阅读与理解，本电路使采用模块化的设计思想，先由VHDL源程序对各个模块进行独立编写、测试，然后封装，再用原理图方式进行连接、整合与波形和硬件仿真。
例如将用CLOCK5、CLOCK2输入标准频率，CLOCK0输入被测频，用数码管显示频率和周期。
Protel 设计原理图：11223344DDCCBBA ADig0Dig0Dig0Dig0Dig0Dig0Dig0Dig064选32数据选择器测频控制(频率)8位十进制计数器32位数据锁存器A32位数据锁存器B测频控制（周期）8位十进制计数器FCLKFINSENPCLK选通信号锁存信号8Hz 标准信号50MHz 标准信号测试信号32位数据32位数据32位数据32位数据32位数据锁存信号锁存信号清零信号清零信号使能信号使能信号选通灯锁存灯7段数码管显示8位十进制频率计（带测周期）09电本2本 陈迪 刘芸云 王缉俭1、频率测量的基本原理：根据频率的定义，若某一信号在T时间内重复变化N次，则可知该信号的频率为：f =N/T 对此可采用数字逻辑电路中的门电路来实现，如图：在与门端加入被测信号，另一端加宽度为T1的控制信号（称闸门信号），输出端仅能在T1时间内有波形的出现，然后送入计数器计数，得N*T2=T1所以f =N/T1。
eda课程设计数字频率计
eda课程设计 数字频率计一、课程目标知识目标：1. 学生能够理解并掌握数字频率计的基本原理，包括频率的概念、测量方法及其在电子工程中的应用。
2. 学生能够运用所学知识，分析并识别EDA（电子设计自动化）软件中与数字频率计相关的元件和模块。
3. 学生能够运用电子元件搭建简单的数字频率计电路，并描述其工作过程。
技能目标：1. 学生能够运用EDA软件进行数字频率计电路的设计、仿真和调试，具备实际操作能力。
2. 学生能够通过小组合作，解决在数字频率计设计过程中遇到的技术问题，提高团队协作和问题解决能力。
情感态度价值观目标：1. 学生能够认识到数字频率计在电子工程领域的重要性和实际应用价值，激发对电子工程的兴趣和热情。
2. 学生在课程学习中，培养严谨的科学态度，注重实验数据的真实性和准确性。
3. 学生通过小组合作，学会尊重他人意见，培养良好的沟通能力和团队精神。
本课程针对高中年级学生，结合电子工程学科特点，强调理论与实践相结合，注重培养学生的动手操作能力和实际应用能力。
课程目标具体、可衡量，旨在帮助学生和教师在课程结束后，能够清晰地了解学生在知识、技能和情感态度价值观方面的预期成果。
同时，将课程目标分解为具体的学习成果，便于后续的教学设计和评估。
二、教学内容本章节教学内容依据课程目标，紧密围绕数字频率计的设计与实现，确保内容的科学性和系统性。
具体教学内容如下：1. 理论知识学习：- 频率概念及其测量方法- 数字频率计的原理与分类- EDA软件的基本操作与使用方法2. 实践操作环节：- 数字频率计电路设计原理- EDA软件中数字频率计电路搭建与仿真- 实际电路搭建与调试3. 教学大纲安排：- 第一课时：介绍频率概念、测量方法及数字频率计的原理与分类，让学生了解课程背景和目标。
- 第二课时：讲解EDA软件的基本操作与使用方法，引导学生学习并掌握软件应用。
- 第三课时：分析数字频率计电路设计原理，指导学生进行电路设计和仿真。
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目录目录 01、EDA技术发展及介绍 (2)1.1 EDA技术的介绍 (2)1.2 EDA技术的发展 (2)1.3 EDA技术的发展趋势 (2)2、总体方案设计 (3)2.1设计内容 (3)2.2设计方案比较 (3)2.3方案论证 (5)2.4方案选择 (5)3、单元模块设计 (5)3.1分频模块 (5)3.1.1分频模块波形仿真图 (5)3.1.2分频模逻辑综合图 (6)3.1.3分频模块verilog源代码 (6)3.2计数模块 (7)3.2.1计数模块功能仿真波形 (7)3.2.2计数模块逻辑综合图 (8)3.2.3计数模块verilog源代码 (8)3.3锁存模块 (9)3.3.1锁存模块功能仿真波形 (9)3.3.2锁存模块逻辑综合图 (9)3.3.1锁存模块verilog源代码 (10)3.4七段译码模块 (10)3.4.1七段一码模块功能仿真波形 (10)3.4.2七段译码模块逻辑综合图 (11)3.4.3七段一码模块代码源程序 (11)3.5数码管显示模块 (12)3.5.1数码管显示模块功能仿真波形图 (13)3.5.2数码管显示模块综合图 (13)3.5.3数码管显示模块源代码 (14)4、软件实现 (15)4.1软件实现方法 (15)4.1.1 软件实现步骤框图 (15)4.2软件设计 (15)4.2.1 顶层模块程序如下: (15)4.2.2 顶层模块结构图 (17)5、系统仿真及调 (17)5.1顶层模块仿真及调试 (17)6、总结 (18)6.1设计小结 (18)6.2设计收获 (19)6.3设计改进 (19)6.4 致谢 (19)7 、参考文献 (19)1、EDA技术发展及介绍1.1 EDA技术的介绍EDA是Electronic Design Automation的缩写，中文译为电子设计自动化，是现代电子设计技术的有力工具。
迄今为止，EDA技术没有精确的定义，我们可以这样来认识，EDA技术就是以计算机为工作平台，以EDA软件工具为开发环境，以PLD器件或者ASIC专用集成电路为目标器件设计实现电路系统的一种技术。
而EDA技术的发展又以计算机科学、微电子技术的发展为基础，并且融合了应用电子技术、智能技术以及计算机图形学、拓扑学、计算数学等众多最新成果发展而来的。
1.2 EDA技术的发展从20世纪70年代，人们就已经开始基于计算机开发出一些软件工具帮助设计者完成电路系统的设计任务，以替代传统的手工设计的方法，随着计算机软件和硬件技术水平的提高，EDA技术也不断进步，大致经历了下面三个发展阶段:（1）CAD阶段：20世纪70年代至80年代初，由于电子技术软件的功能较弱和个人计算机的普及度不高，人们主要借助于计算机对所设计的电路的性能进行模拟和预测；完成简单的版图绘制和PCB布局。
这是EDA技术发展的早起阶段。
（2）CAE阶段：20世纪80年代至90年代初，由于人们在设计方法学、设计工具集成优化方面取得了长足的进步，使得集成电路规模逐渐扩大，电子系统设计也逐步复杂，与CAD相比，又增加了电路功能设计和结构设计、工程设计、原理图输入、逻辑仿真、电路分析、自动布局布线、PCB后分析等功能。
由此EDA进入CAE阶段。
（3）EDA阶段：20世纪90年代以来，由于微电子工艺的显著发展，促进了电子设计工具的不断改善。
尤其是进入21世纪以后，EDA技术得到了更快的发展。
使得EDA技术广泛应用于各个领域，IP核的SoC设计技术日趋成熟、SoPC技术步入实用化阶段、高速DSP实现成为了可能、复杂电子系统的设计和验证更加高效。
1.3 EDA技术的发展趋势随着人们对设备功能和成本要求的越来越苛刻，EDA技术也在不断改进，就目前而言，EDA技术有以下三个大的发展趋势。
（1）高性能的EDA工具将得到进一步发展随着市场的需求增长，超大规模集成技术不断提高，超深亚微米（VDSM）工艺已经走向成熟；IC生产线的投资更为巨大，可编程逻辑器件开始进入传统的ASIC市场；电子系统成本降低，系统体积减小，设计效率提高，EDA工具盒IP核广泛应用；自动化和智能化程度不断提高，计算机硬件平台性能的不断提高为SoC设计提供了物质基础。
（2） EDA技术将促使ASIC和FPGA逐步走向融合随着系统开发对EDA技术的目标器件各种性能指标要求的提高，ASIC和FPGA将更大程度地相互融合。
这是因为虽然标准逻辑ASIC芯片尺寸小、功能强、耗电省，胆设计复杂，并且有批量生产要求；可编程逻辑器件的开发费用低廉，能现场编程，胆体积大、功耗大。
因此，FPGA和ASIC正在走到一起，两者之间正在诞生一种“杂交”产品，互相融合，取长补短，以满足成本和上市速度的要求。
例如，将可编程逻辑器件嵌入到标准单元。
（3）EDA技术的应用领域将越来越广泛从目前的EDA技术来看，其特点就是使用普及、应用广泛、工具多样、软件功能强大。
在ASIC和PLD器件方面，向高速度、高密度、低功耗、低电压方向发展。
EDA技术发展迅速，可以用日新月异来描述。
EDA技术的广泛应用，现已涉及各行各业。
EDA水平不断提高，设计工具不断趋于完善。
然而，目前人们对更低成本、更低功耗的无止境追求和越来越短的产品上市压力为当代EDA工具和设计方法带来了不少新的挑战与机会。
例如，如何在工艺上防止模拟电路与数字电路之间的干扰；现有的大部份EDA工具最多只能处理百万门级设计规模，随着IC设计向千万门级以上规模发展，现有EDA工具和方法必须进行升级。
2、总体方案设计2.1设计内容要求设计一个八位十进制频率计，该频率计的测频范围为0到99999999HZ，测频的原理采用直接测频法，利用计数器在单位时间（通常是1s）内对被测得脉冲进行计数，计数的结果就是被测脉冲的频率，直接测频法的好处是可以通过改变门控信号的周期，从而提高测量的精度和频率的测量范围。
计数的结果通过锁存器来锁存并通过译码电路译码，然后用七段数码管对被测频率值进行动态显示。
2.2设计方案比较方案一：基于单片机实现八位十进制频率计字功能利用AT89C51的内部定时计数器来对外部输入信号进行计数，从而达到测频的目的，这种方案，结构简单容易掌握，各部分电路实现起来都非常容易。
其原理框图如图2-1所示：图2-1单片原理实现框图方案二：基于CPLD 技术实现八位十进制频率计通过Verilog HDL 硬件描述语言编写代码的方式来实现八位十进制频率计数器功能。
其框图如图2-2：图2-2基于CPLD 实现频率测量的框图AT89C51锁存器译码显示电源供电电时钟电路被测信号 CPLD 芯片分频器八位十进制计锁存器译码器动态显示电路系统时电源电下载电七段数码管2.3方案论证（1）方案一：使用单片机设计成的系统外围电路相对较少，硬件搭建相对容易。
51单片机的价格低廉，性能可靠。
但是，单片机的管脚十分有限，计算速度相对CPLD 慢，内部数据存储器为字节存储，难以满足八位十进制计数器的存储需要。
（2）方案二：采用CPLD来设计八位十进制计数器，测量精度高，运行速度快，采用verilog语言模块化编程，大大缩减了外围的硬件电路，节约了硬件资源，而且方便进行软件调试。
2.4方案选择由于本次课程设计题目为八位十进制频率计，要求可测的频率范围为0到100MHZ，所以运算速度快、精度高、性能可靠、可将外围器件通过编程来代替的CPLD 芯片更符合要求。
综合比较结合各方面的优劣势，并参考本次课程设计要求，我选择了基于CPLD器件来实现八位十进制频率计的设计方案。
3、单元模块设计本设计由复杂可编程逻辑器件(CPLD）作为控制芯片，通过Vreilog HDL硬件描述语言设计，运用自顶而下的设计思想，按功能逐层分割实现层次化的设计。
总体设计方案为由晶振电路提供时钟信号。
然后对系统时钟分频产生控制信号如秒脉冲tgate，锁存信号ale，译码控制信号的dclk和显示使能信号d_en,位选信号lclk。
在控制信号作用下，被测脉冲mclk通过八位十进制bcd加法计数器计数，计数值通过锁存器锁存，然后经过七段显示译码器译码后用数码管实现动态显示。
下面介绍主要模块的功能及作用。
3.1分频模块在分频模块中，系统时钟s_clk设定为2ms，经过1000分频后便可以产生周期为2s的闸门信号tgate，锁存信号ale，译码信号dclk，显示使能信号d_en，同时对系统时钟经过60分频便可以得到周期为125ms的位选切换信号。
3.1.1分频模块波形仿真图图3-1-1分频模块功能仿真图3.1.2分频模逻辑综合图图3-1-2分频模块逻辑综合图3.1.3分频模块verilog源代码module div(tgate,s_clk,ale,dclk,d_en,lclk,);input s_clk;output tgate,ale,dclk,d_en,lclk;reg tgate,ale,dclk,lclk,d_en;integer i,j;always @(posedge s_clk)beginif(i==499)begin tgate=~tgate;ale=~ale;dclk=~dclk;d_en=~d_en;i=0;endelse i=i+1;endalways @(posedge s_clk)if(j==30)begin lclk=~lclk;j=0;endelse j=j+1;endendmodule3.2计数模块该计数模块为十位八进制bcd加法计数器，clrn为清零信号，高电平有效，q为计数值，tgate为高电平为1s的门控信号，仿真中设定被测脉冲周期为40ms，对其在1s钟内进行计数，计数结果q值显示为25。
符合理论计算结果。
3.2.1计数模块功能仿真波形图3-2-1计数模块功能仿真图3.2.2计数模块逻辑综合图图3-2-2分频模块逻辑综合图3.2.3计数模块verilog源代码module counter(clrn,mclk,q,tgate,cunt);input clrn,mclk,tgate;output [15:0]q,cunt;reg [15:0]q;always @(posedge mclk )beginif(!clrn) q[15:0]=0;else if(tgate)beginif(q[15:0]==16'H9999) q[15:0]=0;else if(q[11:0]==12'H999) q[15:0]=q[15:0]+12'H667;else if(q[ 7:0]== 8'H99) q[15:0]=q[15:0]+8'H67;else if(q[ 3:0]== 4'H9) q[15:0]=q[15:0]+4'H7; //十六进制转换为十进制。