74LS73组成的单脉冲发生器
数字电子技术第十章 脉冲信号的产生与整形
常见的脉冲波形图
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2. 矩形波及其参数 数字电路中用得最多的是矩形波，包括周期性与非周期性两种。
T ：脉冲周期；f： 脉冲频率 Vm ：脉冲幅度；Tw：脉冲宽度 tr：上升时间；tf：下降时间 q：占空比, q=Tw/T, q=50%时称为对称方波
0
t
(b) 波形
（3）电容充电使电路由暂稳态自动返回到稳态
暂稳态期间，VDD对C充电，使uA升高。当uA上升到阈值电压UT时， uo2由1变为0。由于这时G1输入触发信号已经过去，uo1变为1 。uA
随之向正方向跳变，加速了G2的输出向低电平变化。最后使电路
退出暂稳态而进入稳态，此时uo1＝1，uo2＝0。
路会产生如下正反馈过程：
电路会迅速转换为VO=VOH≈VDD的状态(第二稳态)。 此时的VI值称为施密特触发器的正向阈值电压VT+。 VI继续上升，电路的状态不会改变。
正向阈值电压VT+的求解：
第一稳态， VO= VOL≈0V。CMOS反相器输入电流为0。
VA
VI R1 R2
R2
当VA
VTH ,VI
R1 R2 R2
VTH
此时的VI即VT
(1
R1 R2
)VTH
当VI=1，VO= VOH=1 ，第一稳态。 当VI下降，VA也会下降。当VA下降到VTH时，电路又会产生以下 的正反馈过程：
电路会迅速转换为VO=VOL ≈0 ，第二稳态。 此时的VI值称为施密特触发器的负向阈值电压VT－。 VI再下降，电路将保持状态不变。
10.3.1 用集成门电路构成的施密特触发器
1. 电路组成
单次脉冲发生器电路
单次脉冲发生器电路图
安装在逻辑开关的右边。
当按、放一次按纽“P”时，可在P+、P—端同时产生正极性和负极性单次脉冲。
电路如附图1-6所示。
单次脉冲分别在输入（出）插孔板上对应的P+、P—插孔输出。
单脉冲发生器的电源与+5V电源在内部已接通。
由于采用了防抖动电路，输出电平是无抖动的。
单次脉冲本来是可以由按钮式开关来获取的，但是由于在按钮的按动过程中极易发生抖动现象，因而所获取的往往并不是单个的脉冲，而是一组数目不定的脉冲串，虽然有的电路中加有防抖动电路，但对于某些电路仍不能保证其工作的可靠性。
如图所示电路可以确保每按动一次按钮，可以取得一个脉冲，工作十分可靠。
真值表:。
FPGA可编程单脉冲发生器设计
8.3 可编程单脉冲发生器可编程单脉冲发生器是一种脉冲宽度可编程的信号发生器，其输出为TT L 电平。
在输入按键的控制下，产生单次的脉冲，脉冲的宽度由8位的输入数据控制（以下称之为脉宽参数）。
由于是8位的脉宽参数，故可以产生255种宽度的单次脉冲。
在目标板上，I0～I7用作脉宽参数输入，PULSE_OUT用做可编程单脉冲输出，而KEY和/RB作为启动键和复位键。
图3示出了可编程单脉冲发生器的电路图。
图3 可编程单脉冲发生器的电路图8.3.1 由系统功能描述时序关系可编程单脉冲发生器的操作过程是：(1) 预置脉宽参数。
(2) 按下复位键，初始化系统。
(3) 按下启动键，发出单脉冲。
以上三步可用三个按键来完成。
但是，由于目标板已确定，故考虑在复位键按下后，经过延时自动产生预置脉宽参数的动作。
这一过程可用图4的时序来描述。
图4 可编程单脉冲发生器的时序图图中的/RB为系统复位脉冲，在其之后自动产生LOA D脉冲，装载脉宽参数N。
之后，等待按下/KEY键。
/KEY键按下后，单脉冲P_P ULSE便输出。
在此，应注意到：/KEY的按下是与系统时钟CLK不同步的，不加处理将会影响单脉冲P_PUL SE的精度。
为此，在/KEY按下期间，产生脉冲P1，它的上跳沿与时钟取得同步。
之后，在脉宽参数的控制下，使计数单元开始计数。
当达到预定时间后，再产生一个与时钟同步的脉冲P2。
由P1和P2就可以算出单脉冲的宽度T w。
8.3.2 流程图的设计根据时序关系，可以做出图5所示的流程图。
在系统复位后，经一定的延时产生一个预置脉冲LO AD，用来预置脉宽参数。
应该注意：复位脉冲不能用来同时预置，要在其之后再次产生一个脉冲来预置脉宽参数。
为了产生单次的脉冲，必须考虑到在按键KEY有效后，可能会保持较长的时间，也可能会产生多个尖脉冲。
时序逻辑电路设计脉冲分配器
.实验报告课程名称：电路与电子技术实验指导老师：________________成绩：__________________实验名称：时序逻辑电路设计&脉冲分配实验类型：________________同组学生：__________一、实验目的和要求（必填）二、实验容和原理（必填）三、主要仪器设备（必填）四、操作方法和实验步骤五、实验数据记录和处理六、实验结果与分析（必填）七、讨论、心得一、实验原理1、用74LS107型JK触发器和74LS11三输入与门设计一个8421BCD码的同步十进制加法计数器。
①画出状态转换图②列出状态表，得出对JK的要求③求JK的函数式：（用卡诺图求，1010至 1111六种当无关项处理）专业：________________姓名：________________学号：________________日期：________________地点：________________④实验驱动方程，按表达式画出电路图；⑤连接电路：按照③得到的各个输入函数的驱动方程来连接电路，4个JK触发器的输出Q分别连数码管模块的D、C、B、A（D为高位）。
2、用74LS74型D触发器和74LS55与或非门设计脉冲分配器电路。
脉冲分配器的作用是产生多路序列脉冲。
设计过程：①画出状态转换图②列出状态表③利用卡诺图，求D的函数式自启动的实现：利用触发器的异步复位和置位端，即当出现000和111 状态时，将QA、QB、QC置成有效状态（如100，101）。
④根据③的表达式画出电路图，搭建电路。
二、实验数据记录1、同步十进制加法计数器，加入1024Hz的方波作为计数脉冲，用示波器观察得到CP及4个输出端的波形，如下图所示。
CPQ0Q0Q1Q1Q2Q3Q22、脉冲分配器，加入1024Hz的方波作为计数脉冲，用示波器观察记录CP、QA、QB、QC的波形，如下图所示。
①当X=0时CPQAQAQBQBQC②当X=1时CPQAQAQBQBQC三、实验结果与分析1、通过示波器得到的波形正确性确认本次实验通过示波器得到了大量的波形，如何确认所得到的波形的正确性是我们应该学习的。
74LS系列主要芯片引脚及参数
<74LS00引脚图>74l s00 是常用的2输入四与非门集成电路，他的作用很简单顾名思义就是实现一个与非门。
Vcc 4B 4A 4Y 3B 3A 3Y┌┴—┴—┴—┴—┴—┴—┴┐__ │14 13 12 11 10 9 8│Y = AB ）│ 2输入四正与非门 74LS00│ 1 2 3 4 5 6 7│└┬—┬—┬—┬—┬—┬—┬┘1A 1B 1Y 2A 2B 2Y GND74LS00真值表：A＝1 B=1 Y=0A＝0 B=1 Y=1A＝1 B=0 Y=1A＝0 B=0 Y=174HC138基本功能74LS138 为3 线－8 线译码器，共有54/74S138和54/74LS138 两种线路结构型式，其74LS138工作原理如下：当一个选通端（G1）为高电平，另两个选通端（/(G2A)和/(G2B)）为低电平时，可将地址端（A、B、C）的二进制编码在一个对应的输出端以低电平译出。
74LS138的作用:利用G1、/(G2A)和/(G2B)可级联扩展成24 线译码器；若外接一个反相器还可级联扩展成32 线译码器。
若将选通端中的一个作为数据输入端时，74LS138还可作数据分配器用与非门组成的3线-8线译码器74LS138图74ls138译码器内部电路3线-8线译码器74LS138的功能表备注：这里的输入端的三个A0～1有的原理图中也用A B C表示（如74H138.pdf中所示，试用于普中科技的HC-6800 V2.2单片机开发板）。
<74ls138功能表>74LS138逻辑图无论从逻辑图还是功能表我们都可以看到74LS138的八个输出管脚，任何时刻要么全为高电平1—芯片处于不工作状态，要么只有一个为低电平0，其余7个输出管脚全为高电平1。
如果出现两个输出管脚在同一个时间为0的情况，说明该芯片已经损坏。
当附加控制门的输出为高电平（S＝1）时，可由逻辑图写出74ls138逻辑图由上式可以看出，在同一个时间又是这三个变量的全部最小项的译码输出，所以也把这种译码器叫做最小项译码器。
74ls73引脚图及功能
74LS73引脚图及功能引脚图以下是74LS73的引脚图：+---+--+---+Clear --|1 +--+ 14|-- VCCClock --|2 13|-- ClockBQ1 --|3 12|-- Q2GND --|4 74LS73 11|-- GNDQ3 --|5 10|-- Q4Q5 --|6 9|-- Q6Q7 --|7 8|-- Q8+-----------+引脚功能引脚1（Clear）Clear引脚用于清除（复位）74LS73的状态。
当Clear引脚为低电平（0V）时，该器件的所有输出将被清除为低电平。
如果Clear引脚为高电平（5V），则器件的状态保持不变。
引脚2（Clock）Clock引脚用于控制74LS73的时钟信号。
当Clock引脚接收到一个低电平-高电平的跳变时，器件将根据其内部存储的状态进行计数操作。
引脚3-8（Q1-Q7）74LS73具有7个输出引脚（Q1-Q7），这些引脚用于输出存储在器件中的计数值。
每个输出引脚对应一个二进制计数值。
当时钟信号触发器时，输出引脚将根据计数值的变化而发生改变。
引脚9（Q8）Q8引脚也是一个输出引脚，但与其他输出引脚不同，它是一个汇总引脚，其输出值由Q1-Q7引脚的状态共同决定。
当时钟信号触发器时，Q8引脚将根据其他输出引脚的状态生成一个相应的汇总输出。
引脚11, 14（VCC, GND）VCC引脚用于提供正电源电压（一般为5V），而GND引脚则用于接地。
引脚10（Q4）Q4引脚是74LS73中的一个输出引脚，其状态与其他输出引脚类似，根据计数值的变化而改变。
引脚12（Q2）Q2引脚是74LS73中的一个输出引脚，其状态与其他输出引脚类似，根据计数值的变化而改变。
引脚13（ClockB）ClockB引脚是74LS73的补充时钟引脚。
当Clock引脚接收到低电平-高电平跳变时，ClockB引脚输出与Clock相反的电平。
该引脚可用于构建级联计数器电路。
数字逻辑实验三
实验三触发器、移位寄存器实验一、实验目的1、掌握基本RS触发器、D触发器、JK触发器的工作原理。
2、学会正确使用RS触发器、D触发器、JK触发器。
3、熟悉移位寄存器的电路结构及工作原理。
4、掌握中规模集成移位寄存器74LS194的逻辑功能及使用方法。
5、掌握用双D触发器74LS74和双JK触发器74LS73来搭建时序电路。
二、实验所用器件和仪表1、与非门74LS00 1片2、双D触发器74LS74 1片3、双JK触发器74LS73 1片4、四位双向通用移位寄存器74LS194 1片5、万用表6、示波器7、实验箱三、实验内容（7个实验中可以任意选做其中的4个即可）1、设计基本RS触发器并验证其功能。
2、验证D触发器功能。
3、验证JK触发器功能。
4、验证双向移位寄存器74LS194的逻辑功能。
6、用双D触发器74LS74和双JK触发器74LS73来搭建时序电路。
四、实验接线图和测试步骤根据触发器的定义，Q和Q应互补，因此R = 0，S = 0是非法状态。
SR触发器真值表如下：2、实验内容2的的接线图、测试步骤（每个芯片的电源和地端要连接。
）注：PR=S D，CLR=R D上图是测试D触发器的接线图，K1、K2、K3是电平开关输出，LED0、LED1是电平指示灯，AK1宽单脉冲，1MHz、10MHz是时钟脉冲。
左图为单次脉冲的测试，右图为连续脉冲的测试。
测试步骤如下：（1）CLR = 0，PR = 1，测得Q = ，Q = 。
（2）CLR = 1，PR = 1，测得Q = ，Q = 。
（3）CLR = 1，PR = 0，测得Q = ，Q = 。
（4）CLR = 1，PR = 1，测得Q = ，Q = 。
（5）CLR = 1，PR = 1，D = 1，CK接宽单脉冲，按按钮，测得Q = ，Q = 。
（6）CLR = 1，PR = 1，D = 0，CK接宽单脉冲，按按钮，测得Q = ，Q = 。
（7）CLR = 1，PR = 1，D接1MHz脉冲，CK接10MHz，在示波器上同时观测Q、CLK 的波形，观测到Q的波形只在CLK上升沿才发生变化。
可编程单次脉冲发生器的教学实验
可编程单次脉冲发生器的教学实验李桂林;苗长新【摘要】介绍了一个数字系统综合设计实验:可编程单次脉冲发生器的设计与实现.该脉冲发生器可在输入按键的控制下,产生单次的脉冲,脉冲的宽度可由8位的输入数据控制.实验以FPGA为硬件基础,以MAX+plusII为软件工具开发完成.实验不仅体现了数字系统设计实验课程的综合训练目标,要求学生能综合、灵活应用Verilog HDL语言,掌握多层次结构系统设计方法、Top_down设计思想和FPGA开发方法等理论知识,并且与工程实际结合紧密.所开发的系统具有很大的实用价值,是一个值得推广的典型教学实验.【期刊名称】《实验科学与技术》【年(卷),期】2010(008)001【总页数】4页(P12-14,25)【关键词】脉冲发生器;FPGA器件;MAX+plusII软件;模块【作者】李桂林;苗长新【作者单位】徐州师范大学电气工程及自动化学院,江苏,徐州,221116;中国矿业大学信息与电气学院,江苏,徐州,221008【正文语种】中文【中图分类】TN914.3;G642.0我校数字系统设计实验课程的“综合设计型实验”,要求学生以FPGA为硬件,以MAX+plusII为软件工具,设计实现一个“可编程单次脉冲发生器”。
可在输入按键的控制下,产生单次的脉冲,脉冲宽度可由8位的输入数据控制(以下称之为脉宽参数)。
通过该实验达到对原理图设计、Verilog HDL语言、多层次结构系统设计方法、Top_down设计思想、FPGA开发方法等理论知识综合运用的目的,培养学生理论与工程实际相结合的能力。
脉冲发生器作为一种重要的实验仪器被广泛应用在生产和科研中。
它的原理虽然简单,但采用传统元器件构成的电路却非常庞大和复杂。
可编程逻辑器件的出现很好地解决了这个问题。
一片合适容量的FPGA芯片可以取代十几片甚至几十片传统的74系列通用数字芯片[1-3]。
本实验即用一片FPGA完成单次脉冲发生器的设计。