VHDL设计深入
Ex7-9
双向端口：ex7-9
3.10 双向和三态电路信号赋值
3.10.2 双向端口设计
图 例7-9的仿真波形图
双向端口：设计提示
• 如果一个双向端口 用于输入模式， 必须使得
原来呈现 输出模式 的端口 为“Z”状态
• ENTITY bitri_stateok IS
1.
PORT ( control : IN STD_LOGIC;
声明
• 本部分内容是数字电子系统的设计中要遇到的 特殊问题，虽不是考试重点，但却是实际设计 中的关键注意事项。
• 艺无止境，讲授本部分的目的仅仅是带领入门， 修行仍靠自身。要熟练使用这些技巧，并且有 进一步的提高，必须经过大量的项目实践去积 累。
7.3 资源优化
7.3.1 资源共享
资源共享即 RTL 级模块中的两个 或两个以上的部分共享一组逻辑
IF enable = '1' THEN
11.
dataout
<= datain;
12.
ELSE
13.
dataout
<= "ZZZZZZZZ";
14.
END IF;
15.
END PROCESS;
16. END ARCHITECTURE BEHAV;
详细参见： P177 7-8
-- error code :dataout <= "zzzzzzzz";
when 2 => q <= i2;
when 3 => q <= i3;
when others => null;
4选1 选择器的电路图（7-6代码）
【例7-7】
variable muxval : integer range 7 downto 0;
begin
muxval := 0;
if (a = '1') then end if;
Step 1
Step 2
…
Step n
47
问题：下图的流水线为何可以提高 速度？
时序电路的主要时序参数
clk
Din
clk Din
Tsu
Tsu : setup time
Th
Th : hold time Tco : clock output delay
Tco
Hale Waihona Puke 流水线设计: 方法 Tclk ≥ Tdelay/2+Tco+Tsetup
5.
q : INOUT STD_LOGIC_VECTOR(7 DOWNTO 0)
6.
);
7. END ENTITY bitri_state;
8. ARCHITECTURE BEHAV OF bitri_state IS
9. BEGIN
10. PROCESS ( control, q, in1 )
11. BEGIN
end rtl;
architecture rtl of ex is signal a : std_logic;
begin process(…) begin a <= b; … end process;
process(…) begin
a <= c; ...
end process;
end ex;
7.2 含高阻输出的电路设计
A := D1 ; B := A ; Q1 <= B ;
END IF;
END PROCESS ; END ;
时序波形图的分析
VHDL语句的 执行时间顺序 问题
1. 和 软件语言的 重要差异。 2. 很令人困惑 的 问题！！
3. 执行赋值≠完成赋值：
结论：关于 VHDL代码的 执行时间 顺序问题
1. signal 和 variable 代入语句的执行时间不同
muxval := muxval + 1;
if (b = '1') then end if;
muxval := muxval + 2;
case muxval is
when 0 => q <= i0;
when 1 => q <= i1;
when 2 => q <= i2;
when 3 => q <= i3;
2.
in1
: IN STD_LOGIC_VECTOR(7 DOWNTO 0);
3.
x
: OUT STD_LOGIC_VECTOR(7 DOWNTO 0);
4.
q
: INOUT STD_LOGIC_VECTOR(7 DOWNTO 0)
);
5. END ENTITY bitri_stateok;
6. ARCHITECTURE BEHAV OF bitri_stateok IS
STD_LOGIC; STD_LOGIC_VECTOR(7 DOWNTO 0); STD_LOGIC_VECTOR(7 DOWNTO 0));
6. ARCHITECTURE BEHAV OF tri_s IS
7. BEGIN
8.
PROCESS ( enable, datain )
9.
BEGIN
10.
2. variable 代入后，其数值立即发生改变！
3. signal 代入后，数值不立即改变，只有在END
PROCESS前才改变。
7.1 进程中的信号赋值与变量赋值
Signal 的一个例子 p39
1. ARCHITECTURE bhv OF p39 IS
2. SIGNAL a, b, c, y, z : INTEGER;
7.3 资源优化 7.3.2 逻辑优化
减少资源的占用
7.3 资源优化
7.3.3 串行化
在时间上复用逻辑块
7.3.3 串行化
7.3 资源优化
7.4 速 度 优 化
7.4.1 流水线设计
• 流水线技术几乎是最常用的提供系统工作 速率的强有力手段。
• 将处理过程分成串连的n个步骤，并将单向 串连起来,每个步骤之间用D触发器分割。
12. IF control = ‘0' THEN
13. x <= q;
-- error code,
14. ELSE
15. q <= in1;
16. x <= "ZZZZZZZZ";
17. END IF;
18. END PROCESS;
19.END ARCHITECTURE BEHAV;
详细参见： p178
7. BEGIN
8. PROCESS ( control, q, in1 )
9. BEGIN
详细参见：
10. IF control = ‘0' THEN
p178_ex7-10
11. x <= q;
12. q <= "ZZZZZZZZ";
-- correct code, compare with example 5_14;
10
A2…
EN n An 01
注意：
任何时刻，只允许一个三态门使能， 其余为高阻态。
三态门：图
VHDL 应如何表达 ？
三态门：代码
1. ENTITY tri_s IS
2.
PORT ( enable,
3.
datain
4.
dataout
5. END ENTITY tri_s;
: IN : IN : OUT
ARCHITECTURE
{SIGNAL Declarations} label1: PROCESS {VARIABLE Declarations}
┇
label2: PROCESS {VARIABLE Declarations}
4）赋值行为的不同： 信号赋值延迟更新数值、时序电路； 变量赋值立即更新数值、组合电路。
变量与信号的差异：
1）赋值方式的不同： 变量：= 表达式； 信号 < = 表达式；
2）硬件实现的功能不同： 信号代表电路单元、功能模块间的互联，
代表实际的硬件连线； 变量代表电路单元内部的操作，代表暂
存的临时数据。
3）有效范围的不同： 信号：程序包、实体、结构体；全局量。 变量：进程、子程序；局部量。
5）信号的多次赋值 a. 一个进程：最后一次赋值有效 b. 多个进程：多源驱动 线与、线或、三态
例：信号的多次赋值
architecture rtl of ex is signal a : std_logic;
begin process(…) begin a <= b; … a <= c; end process;
【例7-3】
ARCHITECTURE bhv OF DFF3 IS
SIGNAL A,B : STD_LOGIC ;
BEGIN
PROCESS (CLK) BEGIN
D1 IFD CQLK'EVENDT AQND CLK D= 'Q1' QT1HEN
D1
A <= D1 ; B <= A ; Q1 <= B ;
END IF;
CLK
CLK END PROCESS ;
END ;
时序波形图的分析
【例7-4】
ARCHITECTURE bhv OF DFF3 IS
BEGIN
PROCESS (CLK)
VARIABLE A,B : STD_LOGIC ;
Q Q1 BEGIN D1
DQ
华为VHDL设计风格和实现.ppt
INPUT CLOCK
P
D
Q
CE
R
CE or OE or RST BUFG
使用全局复位有助于提高速度
所有的触发器在上电时通过全局置位/复位（GSR）网络进行初始化 你可以通过实例化（ instantiating ）STARTUP 元件（ primitive）访问
GSR网络。
— 断言（assert）GSR进行全局置位/复位 — GSR自动连接到所有CLB的触发器，使用专用的布线资源。 — 使用GSR，可以节约通用布线资源，减小布线时延，提高系统速度 — 不要连接GSR到触发器的复位、置位输入端
例1 signal Counter: std_logic_vector(1 downto 0);
process(Clk) begin
if rising_edge(Clk) then if INPUT=‘1’ and Counter/=“11” then Counter <= Counter + 1; end if; --组合逻辑用在寄存器的D端， --为同步设计，可行
Counter D Q1
Q0
Async R
INPUT
Counter D TC
CLOCK
DATA S
D
Q
CE
R
这些例子有什么问题 ?
相应的VHDL代码
例1 signal Counter: std_logic_vector(1 downto 0);
process(Counter, Clk) begin
锁存器的使能端）才存在问题 u 在同步设计中，由于寄存器在时钟沿才会动作，只
要能满足时延要求，就能确保采样到稳定正确的结 果 u 毛刺无法消除，但其造成的问题却可以消除 — 采用同步设计并达到时延要求
毕业设计vhdl
毕业设计vhdl毕业设计：VHDL的应用与挑战在计算机科学与技术领域中，VHDL（VHSIC Hardware Description Language）是一种硬件描述语言，用于描述和设计数字电路。
作为一门重要的课程，毕业设计是学生们在大学期间的重要任务之一。
本文将探讨毕业设计中VHDL的应用与挑战。
VHDL是一种用于描述和设计数字电路的语言，它具有丰富的语法和强大的功能。
通过使用VHDL，设计师可以描述数字电路的结构和行为，从而实现复杂的功能。
VHDL具有模块化的特性，可以将电路划分为不同的模块，每个模块负责特定的功能。
这种模块化的设计方法使得电路的设计更加灵活和可维护。
在毕业设计中，VHDL的应用广泛而深入。
首先，VHDL可以用于设计和实现各种数字电路，如加法器、乘法器、寄存器等。
这些电路是计算机系统的基础组成部分，通过使用VHDL进行设计和实现，可以提高电路的性能和可靠性。
其次，VHDL还可以用于设计和实现数字信号处理（DSP）算法。
DSP算法在音频、视频等领域中具有广泛的应用，通过使用VHDL进行设计和实现，可以实现高效的算法并提高系统的性能。
然而，毕业设计中使用VHDL也面临一些挑战。
首先，VHDL的学习曲线较陡峭。
对于初学者来说，掌握VHDL的语法和规范需要一定的时间和精力。
其次，VHDL的调试和验证也是一个复杂的过程。
由于VHDL是一种硬件描述语言，无法直接运行和调试，需要使用仿真工具进行验证。
这个过程需要设计师具备一定的专业知识和技巧。
最后，VHDL的设计和实现也需要考虑到电路的性能和资源占用。
设计一个高效的电路需要综合考虑电路的结构和算法，以及资源的利用和分配。
为了克服这些挑战，毕业设计中可以采取一些策略。
首先，学生可以通过参加相关的课程和培训来提高对VHDL的理解和掌握。
这些课程和培训可以帮助学生了解VHDL的语法和规范，以及设计和实现电路的方法和技巧。
其次，学生可以利用仿真工具进行调试和验证。
第8章 VHDL设计深入
8.7.4 结构描述
结构描述方式就是采用模块化设计思想，将一个大的设计划分为许多小模块，逐一设 计调试完成，然后利用结构描述方法将其组装起来形成更为复杂的设计。
号传输推迟或延迟了一个时间段。）
8.6.3 仿真
理解：综合器不支持延时语句，干脆给并行语句和顺序语 句一个 的统一延时解决客观存在的问题。
29
8.7 VHDL的描述风格
VHDL的模块结构具有描述整个设计实体的逻辑功能，对于所希望的电路功能行为，可 以在模块中用不同的语句类型和描述方式来表达，对于相同的逻辑行为，可以有不同的语 句表达方式。
4
8.1 数据对象
8.1.2 变量
变量的赋值是一种理想化的数据传输，是立即发生的，不存在任何延时行为。 其主要作用是在进程中作为临时的数据存储单元。
变量定义范围（局部量）： 进程、子程序 变量定义语句及示例：
初始值非必须
变量赋值语句及示例：
5
8.1 数据对象
8.1.3 信号
信号是描述硬件系统的基本数据对象。作为一种数值的容器，不但可以容纳当 前值，也可以保持历史值。
25
8.4 并行赋值语句讨论
并行语句并不等同于总是并行且同时被执行。 例如进程，除非几个进程都是拥有完全相同的敏感信号，否则不可能出现完全并行运行的情况。
这两个语句虽然属于并行语句，但绝大多数情况下并不可能同时执行，除非a、b、c严格同时发生变化。 并行赋值语句也包含了类似进程的顺序语句特性： 假设在某一稳态条件下s0=0,s1=0;a、b、c、d均 为0，此时x=0 。 现在假设a发生了一个事件，变为1，这时上面 select赋值语句并不会被执行，因为此句并不对a敏感。 这时只会执行红框内语句，因为只有其对a敏感， 这时x将从原来的0变为1
vhdl设计实验报告
vhdl设计实验报告VHDL设计实验报告引言VHDL（Very High Speed Integrated Circuit Hardware Description Language）是一种硬件描述语言，广泛应用于数字电路设计和验证。
本实验旨在通过设计一个简单的电路来熟悉VHDL语言的基本语法和设计流程。
一、实验背景数字电路是现代电子系统的基础，而VHDL则是描述和设计数字电路的重要工具。
VHDL可以帮助工程师们以一种形式化的语言来描述电路的功能和结构，从而实现电路的模拟和验证。
二、实验目的本实验的目的是通过使用VHDL语言设计一个简单的电路，加深对VHDL语言的理解，并掌握基本的电路设计流程。
三、实验步骤1. 确定电路功能在设计电路之前，首先需要明确电路的功能。
本实验中，我们选择设计一个4位加法器电路。
2. 设计电路结构根据电路功能的要求，设计电路的结构。
在本实验中，我们需要设计一个4位加法器，因此需要使用4个输入端口和一个输出端口。
3. 编写VHDL代码使用VHDL语言编写电路的描述代码。
在代码中，需要定义输入和输出端口的类型和位宽，并实现电路的功能。
4. 进行仿真使用仿真工具对设计的电路进行仿真，以验证电路的功能是否符合预期。
通过输入不同的测试数据，观察输出是否正确。
5. 下载到FPGA开发板将设计好的电路代码下载到FPGA开发板上进行验证。
通过连接输入信号和观察输出信号，验证电路在实际硬件上的运行情况。
四、实验结果与分析经过仿真和实际验证，我们设计的4位加法器电路在功能上符合预期。
输入不同的数据进行加法运算时，输出结果都正确。
五、实验总结通过本次实验，我们深入了解了VHDL语言的基本语法和设计流程。
通过设计一个简单的电路，我们掌握了VHDL的应用方法，并通过仿真和实际验证，加深了对电路设计的理解。
六、实验心得本实验让我对VHDL语言有了更深入的认识。
通过实际操作，我更加熟悉了VHDL的编写和仿真流程。
VHDL语言实现数字电路设计
VHDL语言实现数字电路设计数字电路是由逻辑门、寄存器以及其他数字组件组成的电子系统，用于处理和传输数字信号。
VHDL（Very High-Speed Integrated Circuit Hardware Description Language）是一种硬件描述语言，用于描述数字电路和系统。
通过使用VHDL语言，我们可以实现数字电路的设计，从而满足各种需求。
VHDL语言提供了一种结构化的设计方法，允许设计者描述硬件电路的结构、功能以及时序行为。
以下是一些常见的数字电路设计任务，以及如何使用VHDL语言来实现它们。
1. 门电路设计门电路是最简单的数字电路之一，由逻辑门组成。
使用VHDL语言，我们可以通过描述逻辑门的输入和输出来实现门电路的设计。
例如，我们可以使用VHDL语言描述一个与门：```vhdlentity AND_gate isport (A, B : in bit;Y : out bit);end entity AND_gate;architecture dataflow of AND_gate isbeginY <= A and B;end architecture dataflow;```在这个例子中，我们定义了一个输入端口A和B，以及一个输出端口Y。
在architecture部分，我们使用VHDL语言描述了Y的逻辑值为A和B的逻辑与。
2. 时序逻辑电路设计时序逻辑电路是根据时钟信号进行操作和状态转换的电路。
使用VHDL语言，我们可以描述时序逻辑电路的行为和状态变化。
例如，我们可以使用VHDL语言描述一个触发器：```vhdlentity D_flip_flop isport (D, CLK : in bit;Q : out bit);end entity D_flip_flop;architecture behavior of D_flip_flop issignal Q_temp : bit;beginprocess(CLK)beginif CLK'event and CLK = '1' thenQ_temp <= D;end if;end process;Q <= Q_temp;end architecture behavior;```在这个例子中，我们定义了一个输入端口D和CLK，以及一个输出端口Q。
VHDL设计总结
类型转换 表达式与运算符
VHDL主要描述语句 主要描述语句
1.
2.
顺序语句格式及意义 Signal信号赋值语句、variable变量赋值语句及区别 信号赋值语句、 信号赋值语句 变量赋值语句及区别 IF语句 语句 CASE语句 语句 LOOP语句 语句 子程序语句 主要的并行语句 信号代入语句 块（Block）语句 ） 进程（ 进程（Process）语句 ） 元件例化（ 元件例化（COMPONENT）及端口映射（PORT MAP） ）及端口映射（ ） 语句 生成（ 生成（Generate）语句 ）
常用属性的用法
信号属性
IF ( clk‘event and clk=’1‘) 表示 表示CLK正沿过后触发（高电 正沿过后触发（ 正沿过后触发 平触发）； 平触发）； IF ( clk‘event and clk=’0‘) 表示 表示CLK下沿过后触发（低电 下沿过后触发（ 下沿过后触发 平触发）； 平触发）；
数值类属性
T’LEFT， T‘RiGHT ，
数据区间类属性
A‘RANGE
思考题
1. 2. 3. 4. 5. 6. 7. 8. 9.
结构体中的并行语句描述有何实际意义？ 结构体中的并行语句描述有何实际意义？ 进程的启动条件是什么？ 进程的启动条件是什么？ 进程的语句顺序颠倒一下，并不改变所描述电路的功能， 进程的语句顺序颠倒一下，并不改变所描述电路的功能， 这种说法对吗？为什么？ 这种说法对吗？为什么？ 信号和变量在描述和使用时有哪些区别？ 信号和变量在描述和使用时有哪些区别？ 什么是行为描述方式、 描述方式、 什么是行为描述方式、RTL描述方式、结构化描述方式 结 描述方式 结构化描述方式? 构化描述方式主要语句? 构化描述方式主要语句 循环语句用于什么场合？循环变量怎样取值？ 循环语句用于什么场合？循环变量怎样取值？是否需选定 义 试设计一个两位二进制加法器? 试设计一个两位二进制加法器 试用IF语句 设计一个时钟发生器? 语句， 试用 语句，设计一个时钟发生器 试设计一个高电平触发的4位二进制计数器 位二进制计数器? 试设计一个高电平触发的 位二进制计数器
第(1)章VHDL设计进阶
门海法
- 线性阵列(Linear Array) 可编程逻辑器件(PLห้องสมุดไป่ตู้)，现场可编程。
PLA、PAL和GAL FPGA和CPLD
全定制方法
全定制方法是指在系统功能设计、逻辑和电路 设计完成以后，在优化每个器件的电路参数和器件 参数的情况下，通过人机交互图形系统，人工设计 版图中的各个器件和连线，以获得最佳性能(速度 和功耗等)和最小芯片尺寸.
Noyce发明的第一块单片集成电路
第一块单片集成电路专利
Noyce的专利 （1961年）
集成电路的发展
集成电路经历了从小规模集成（SSI）、中规模 集成（MSI）、大规模集成（LSI）和超大规模集成电 路(VLSI)、而达到目前的特大规模集成电路(ULSI)时 代 ，目前还有人提出了GSI的说法。
➢ 量子力学 ➢ 材料科学
需求牵引：二战期间雷达等武器的需求，真空电子
管无法满足高频、便携性、可靠性等要求。
晶体管的发明
1946年1月，Bell实验室正式成立半导 体研究小组：W. Schokley(肖克莱)，J. Bardeen(巴丁)、W. H. Brattain(布拉顿)
Bardeen提出了表面态理论， Schokley 给出了实现放大器的基本设想， Brattain设计了实验；
能，再通过单元间连线实现所需的电路功能． 是一种母片半定制技术
I/O及压 焊块
polysilicon
In 1 In 2 In 3 In4
VD D metal
逻辑单元行
GND
possible contact
未使用的单元
O ut
已经使用的单元 (4-输入 NOR)
门阵列母 片
VHDL课程设计报告
VHDL课程设计报告一、题目要求（1）、EDA实验板组装调试参照提供的EDA实验板电路原理图、PCB图以及元器件清单进行电路板的组装，组装过程中要求能读懂电路原理图，了解各部分电路工作的原理。
电路板组装完成后，编写以下三个小程序进行电路板测试：1、流水灯程序编写一个流水灯程序，使实验板上DS2—DS13十二个LED依次循环点亮。
2、数码管动态扫描程序了解BCD—七段锁存译码器CD4511的工作原理及数码管动态扫描技术，编写一个程序，使EDA实验板上的8位数码管由“0000 0000”按一定的频率自加一直到“9999 9999”，然后归零不断循环以上过程。
3、矩阵键盘扫描程序了解矩阵键盘扫描原理，编写一程序，当按下实验板上十六个按键任一键，数码管上显示相应键值1—16。
以上测试程序先经软件仿真通过后下载到实验板上进行测试，观察实验结果，若与预期设计不符则应对软、硬件进行细心检查，排除故障。
完成以上电路板组装且调试通过后可进行第二部分红外遥控系统的设计。
（2）、红外遥控系统的设计红外遥控系统由发射编码和接收解码两个部分组成，本课程设计要求制作发射编码电路板（遥控器）以及编写程序在EDA实验板上实现接收解码，具体说明如下：1、发射编码部分发射编码部分要求使用指定的元器件在万用板上完成红外遥控器的制作，该部分电路原理图参照《PT2248数据手册》，制作前请详细阅读《红外遥控器制作说明》，制作时要求元器件在万用板上排列整齐，布局合理，焊接良好，各按键功能正常，均能发送编码。
2、接收解码部分接收解码用VHDL语言编写程序，在EDA实验板上实现解码，要求具有以下功能：（1）基本要求：（a）将一体化红外接收解调器的输出信号解码（12个单击键、6个连续键，单击键编号为7－18，连续键编码为1－6），在EDA实验板上用七段数码管显示出来；（b）当按下遥控器1—6号连续键时，在EDA实验板上用发光二极管点亮作为连续键按下的指示，要求遥控器上连续键接下时指示灯点亮，直到松开按键时才熄灭，用于区别单击键。
基于VHDL的数字电路设计
基于VHDL的数字电路设计数字电路是电子信息领域中最重要的一部分，控制着现代社会各种各样的设备的运行。
为了满足各种不同的应用需求，数字电路被设计成了多种多样的形态。
其中，基于VHDL的数字电路设计方式得到了广泛的应用。
VHDL是一种硬件描述语言，是用来描述数字电路的语言。
本文将着重探讨基于VHDL的数字电路设计的流程和步骤，以及在实际设计中的应用。
一、VHDL简介VHDL全称是VHSIC硬件描述语言（VHSIC Hardware Description Language），VHSIC即：超高速集成电路（Very-high-speed integrated circuit）。
VHDL是一种硬件描述语言，它是用来描述数字电路的语言，可以描述数字电路功能、电路结构和电路时序特性等。
在数字电路设计中，VHDL是最重要的一种设计语言。
VHDL是一种结构化的硬件描述语言，包括有三个层次：一是建模层次，主要是用户对数字电路的需求，这一层次不直接与具体的电路有关；二是结构化层次，是用户根据需求所建立的结构化的电路模型；三是行为层次，是用户描述数字电路的最终形态。
二、数字电路设计的流程数字电路设计的流程如下：1. 分析功能需求，确定电路功能和处理流程，针对不同的应用要求，从而确定数字电路的类型和规格。
2. 设计实现电路，采用FPGA（Field Programmable Gate Array）或ASIC （Application Specific Integrated Circuit）等芯片，使用VHDL编写代码，使用VHDL进行模拟验证，并对设计进行等效性检查。
3. 对电路进行综合，将VHDL代码转化为对应的生成目标电路的结构级综合器，主要用于对电路进行优化和管脚分配等方面的处理。
4. 进行电路设计验证，生成电路功能模拟信号，通过波形查看器、时钟分析器等工具进行验证测试。
5. 编写VHDL管理器，通过代码编写实现电路的管理和控制，包括对电路的自测试、故障诊断和运行状态监测等。
《VHDL语言程序设计》课程教学大纲
《VHDL语言程序设计》课程教学大纲课程简介课程简介:本课程为软件工程专业嵌入式专业方向的专业课，是开发基于FPGA/CPLD嵌入式系统的必备基础。
主要内容包括FPGA/CPLD目标器件的结构和工作原理、EDA技术和工作流程、VHDL基础知识、VHDL实用方法和设计深入、原理图输入法、LPM宏功能模块实用方法、状态机设计以及EDA优化设计。
目的是为后续课程的学习和嵌入式系统的设计作必须的基础准备。
课程大纲一、课程的性质与任务：本课程是软件工程专业的专业方向课程。
教学任务主要包括使学生了解EDA技术的工作流程，正确使用开发平台，掌握以VHDL为代表的硬件描述语言的基本知识、编程实用方法和工程设计方法，掌握原理图设计法、状态机设计法，能够正确使用IP Core和LPM等宏功能模块。
本课程是软件工程专业嵌入式专业方向的第一门专业方向课，是后续课程的必备基础，具有较重要的地位。
二、课程的目的与基本要求：本课程涉及到的学科基础知识面广，要求软硬件兼备，需要较好的学科基础。
通过本课程的学习，最终达到能够设计基于FPGA/CPLD的ASIC，并能进行EDA优化的目的。
三、面向专业：软件工程四、先修课程:《计算系统基础》五、本课程与其它课程的联系：本课程的先行课程是计算系统基础。
服务的主要后续课程包括基于FPGA的嵌入式软件开发、基于ARM的嵌入式软件开发等。
六、教学内容安排、要求、学时分配及作业：第一章概述（2学时）1.1 EDA技术及其发展（C）1.2 硬件描述语言硬件描述语言种类、自顶向下设计方法、EDA工程设计流程。
（A）1.3 面向FPGA/CPLD的开发流程设计输入、分析综合、布局布线、仿真、下载和硬件测试。
（A）1.4 IP Core 及EDA技术发展趋势。
（C）第二章 FPGA硬件特性与编程技术（8学时）2.1 PLD发展历程及其分类（c）2.2 低密度PLD工作原理PROM、PLA、PAL、GAL。