1011序列检测器
时序电路设计-101序列检测器
数字逻辑设计及应用课程设计报告姓名：雷蕾学号：2010012030036选课号：设计题号： 5一．设计题目：设计101序列检测器二．设计要求要求使用状态机设计一个序列检测器，检测输入数据，当输入中出现101时，输出1，否则输出为0。
不进行重复判断，即当出现10101…时，输出为00100…判断的具体流程如下：1.电路复位，进入状态S0，等待输入2.S0状态下：如果输入为0，则停留在S0，如果输入为1，则跳转到S13.S1状态下：如果输入为0，则跳转到S2，如果输入为1，则停留在S14.S2状态下：如果输入为1，则输出1，并跳转到S0，如果输入为0，则输出0，并跳转到S0检测器电路实现：时钟信号，1 bit输入待判断信号，1bit输出判断结果。
三．设计过程1.设计方案：通过使用ISE编写verilog语言，实现以下过程：1s3只有当s3接收到的输入信号为1的时候，输出才会为1，其余时候输出都为0.2.设计程序：模块文件：`timescale 10ns/1ns//////////////////////////////////////////////////////////////////////////////////// Company:// Engineer://// Create Date: 21:02:40 06/06/2012// Design Name:// Module Name: abcd// Project Name:// Target Devices:// Tool versions:// Description://// Dependencies://// Revision:// Revision 0.01 - File Created// Additional Comments://////////////////////////////////////////////////////////////////////////////////// module abcd(input reset,input clk,input ipt,output reg result);parameter [1:0] s0 = 2'b00, s1 = 2'b01, s2 = 2'b10;reg[1:0] state;always @ (posedge clk)beginif(reset)beginstate<=s0;result<=0;endelsebegincase(state)s0:beginif(ipt==0)beginstate<=s0;result<=0;endelse.beginstate<=s1;result<=0;endends1:beginif(ipt==0)beginstate<=s2;result<=0;endelsebeginstate<=s1;result<=0;endends2:beginif(ipt==0)beginstate<=s0;result<=0;endelsebeginstate<=s0;result<=1;endenddefault:beginstate<=s0;result<=0;endendcaseendendendmodule测试文件：`timescale 10ns / 1ps////////////////////////////////////////////////////////////////////////////// //// Company:// Engineer://// Create Date: 23:05:50 06/06/2012// Design Name: test_detector// Module Name: D:/TDDOWNLOAD/fortwo2/haha.v// Project Name: fortwo2// Target Device:// Tool versions:// Description://// Verilog Test Fixture created by ISE for module: test_detector//// Dependencies://// Revision:// Revision 0.01 - File Created// Additional Comments://////////////////////////////////////////////////////////////////////////////// //module haha;module test_detector();reg clk;reg reset;reg ipt;wire result;reg[20:0] indata=20'b101001110011011110110;integer i;initial clk=1;always #1 clk=~clk;initialbeginreset=1;ipt=0;#4reset=0;for(i=0;i<21;i=i+1)beginipt=indata[i];#2;end#10$stop;endabcd detector_instance(.clk(clk),.reset(reset),.ipt(ipt),.result(result));endmodule3.仿真结果四．设计结论(包括：设计结果分析、设计中遇到的问题、设计心得和体会等) 1.设计结果分析：以时钟信号的一个周期为基准，有仿真结果可看出，当输入（ipt）为连续的一个周期高一个周期的低一个周期的高（即101）时，输出（result）为高。
设计一个六进制的计数器
设计一个六进制的计数器，需要( )个状态变量。
<答案>4填空题 0.5 2 1在同步时序电路中，如果状态A和状态B等效，状态A和状态C也等效，则状态B和状态C( )<答案>等效填空题 0.3 1 1Mealy型同步时序电路的输出是( ) 和( ) 的函数<答案>输入现态填空题 0.4 1 2时序逻辑电路的特点是( )<答案>具有记忆功能填空题 0.4 2 1时序逻辑电路由( ) 和( )组成<答案>组合电路存储(记忆)部件填空题 0.4 2 2在同一时刻,一个触发器只有两个状态（）<答案>F判断题 0.2 1 0请举例说明“多数表决电路”为什么是一个组合逻辑电路？<答案>以3变量输入电路为例F（A，B，C）= ∑m(3,5,6,7)=AB+AC+BC =AB + AC + BC该电路用4个与非门即可完成，无反馈回路。
由此可以说明“多数表决电路”是一个组合逻辑电路。
分析题 0.4 8 0“计数器”是组合逻辑电路还是时序逻辑电路，举例说明为什么？<答案>A填空题 0.4 2 1在时钟控制触发器中，置位、复位信号、时钟脉冲信号和激励信号各有何作用？<答案>A填空题 0.4 2 1电路的“空翻”是由于触发器所能表示的状态数（）电路所需状态数。
<答案>A填空题 0.4 2 1设计一个六进制同步计数器，至少需要个状态变量。
<答案>A填空题 0.4 2 1一个四选一数据选择器一共有四个输入端和一个输出端。
…………（）<答案>A判断题 0.2 1 0JK触发器在CP脉冲作用下，欲使Q（n+1）=Q n，则输入信号应为（）。
①J=K=1 ②J=Q，K=Q ③J=Q，K=Q ④J=Q，K=1<答案>A选择题 0.4 2 4电路“挂起”是由于触发器所能表示的状态数大于电路所需状态数。
数字逻辑电路(本)
数字逻辑电路（本）1、数制转换： 1）（78.8）16＝（)10 2）（0.375)10＝（)2 3）（65634.21)8＝（)16 4）121.02）16＝（)42、写出下列各数的原码、反码和补码。
+0.00101，－0.10000，－0.11011，+10101，－10000，－11111 3、代码转换：已知[x ]原＝10101011，求[x ]反 已知[x ]反＝10101011，求[x ]补 已知[x ]补＝10101011，求[x ]原4、已知下列机器数，写出它们的真值。
[x 1]原＝11010，[x 2]反＝11001，[x 3]补＝11001，[x 4]补＝10000 5、设[x ]补＝01101001，[y ]补＝10011101，求：补]21[x 、补]41[x 、补]21[y 、补]41[y[－x ]补、[－y ]补6、根据原码和补码定义回答下列问题： （1）已知[x ]补＞[y ]补，是否有x ＞y ？（2）设－2n ＜x ＜0，x 为何值时，等式[x ]补＝[x ]原成立。
7、设x 为二进制整数， [x ]补＝11x 1x 2 x 3x 4x 5，若要x ＜－16，则 x 1～x 5应满足什么条件？ 8、完成下列代码之间的转换： （1）（0101 1011 1101 0111.0111)8421BCD ＝（ ）10； （2）（359.25)10＝（ ）余3； （3）（1010001110010101)余3＝（ ）8421BCD 。
9、试写出下列二进制数的典型Gray 码： 101010，10111011。
10、用逻辑代数公理和定理证明：①B A B A B A B A +=⊕ ②)B A (⊕⊙B A AB =③C AB C B A C B A ABC A ++=⋅ ④C A C B B A C A C B B A ++=++ ⑤1B A B A B A AB =+++11、将下列函数转化成为最小项表达式和最大项表达式 ①F （A 、B 、C 、D ）=)D C )(C B A )(B A )(C B A (++++++ ②F （A 、B 、C ）=C A C B A BC A C AB +++③F （A 、B 、C 、D ）=)B AC )(C B (D D BC ++++ ④F （A 、B 、C 、D ）=ABCD D C B A D B A B C +++ 12、利用公式法和卡诺图法化简下列函数：① F （A 、B 、C 、D ）C B AC D C A B A +++=② F （A 、B 、C 、D ）=∑m （2、3、4、5、10、11、12、13）③ F （A 、B 、C 、D ）=∏M （2、4、6、10、11、12、13、14、15） ④ F （A 、B 、C 、D ）=)B AD )(C B (D D BC ++++13、将下列函数简化，并用“与非”门和“或非”门实现该电路并判断有无竞争冒险现象，并予以消除。
院校资料-北京邮电大学 数字逻辑期末模拟试题1 -2
北京邮电大学数字逻辑期末模拟试题1 -2本科试题（一）一、选择题（每小题2分，共20分。
）1．，A 、B 、C 取何值时，F ＝1（）。
A.011B.100C.101D.000 2．下列三个数对应的十进制数最大的是（）。
A. (30)8B. (10110)2C. (00101000)8421D.27 3．图1所示电路中描述错误的是（）。
A ．状态变化发生在CP 脉冲下降沿B ．C ．D.CP 脉冲下降沿输出状态翻转4．二进制加法器自身（）。
A ．只能做二进制数加运算B ．只能做8421BCD 码加运算C ．A 和B 均可D. 只能做补码加法运算5．用方程式表示时序电路的逻辑功能，需（）。
A ．一个方程B ．二个方程C ．三个方程D. 四个方程6．五个D 触发器构成的扭环计数器，计数器的模是（）。
A ．10B ．25C ．5D .25 7．八路数据选择器如图2所示，该电路所实现的逻辑函数是（）。
A. B.C. D. 8．判断以下三组VHDL 语言描述中（）意义相同。
A. z ＜= not X and not Y ；和z ＜= not (X or Y)；B. z ＜= not (X or Y)；和z ＜= not X or not Y ；C. z ＜= not X and Y ；和z ＜= not (X and Y)；D. z ＜= not X and not Y ；和z ＜= not (X and Y)；9. 多路选择器构成的数据总线是（）。
A. 双向的B. 单向的C. A 和B 都对D.多路的10．断电之后，能够将存储内容保存下来的存储器是（）。
A ．只读存储器ROM ；B ．随机存取存储器RAM ；C ．动态存取存储器DRAM D. SDRAM二、简答题（每小题5分，共15分）1、化简（5分）2、分析如图3所示的逻辑电路图，写出输出逻辑函数表达式。
（5分）。
3、画出01011序列检测器的状态转移图，X 为序列输入，Z 为检测输出。
李昂“101”序列检测器
实验总结：有限状态机实验：“101”序列检测器一、实验目的1.对有限状态机（FSM）做初步了解。
2.熟悉用有限状态机实现“101”序列检测器的功能。
二、实验内容1.Gray编码的“101”序列检测器仿真实验。
2.获取仿真波形图。
3.分析所实现的功能。
三、实验内容与实验步骤“101”序列检测器就是在收到“101”序列后输出一个标示1，否则输出标示0.单过程描述：在单过程描述方式中，将状态机的现态、次态和输出逻辑（CS+NS+OL）放在一个always过程中进行描述。
“101”序列检测器的状态转移图四、实验代码module fsm4_seq101(clk,clr,x,z);input clk,clr,x; output reg z; reg[1:0] state;parameter S0=2'b00,S1=2'b01,S2=2'b11,S3=2'b10;/*状态编码，采用格雷（Gray）编码方式*/always @(posedge clk or posedge clr)Begin if(clr) state<=S0; //异步复位，s0为起始状态else case(state)S0:begin if(x) begin state<=S1; z=1'b0;endelse begin state<=S0; z=1'b0;endendS1:begin if(x) begin state<=S1; z=1'b0;endelse begin state<=S2; z=1'b0;endendS2:begin if(x) begin state<=S3; z=1'b0;endelse begin state<=S0; z=1'b0;endendS3:begin if(x) begin state<=S1; z=1'b1;endelse begin state<=S2; z=1'b1;endenddefault:begin state<=S0; z=1'b0;end /*default语句*/ endcaseendendmodule。
FPGA实验报告10--0101序列检测器
Lab 10 0101序列检测器仿真集成1101班1.实验目的熟悉用Modelsim进行波形仿真的方法。
掌握用Verilog HDL 语言描述0101序列检测器的方法。
熟悉用Verilog HDL 语言编写testbench。
2.实验内容a)理解并掌握状态机与testbench的描述方法。
b)使用Modelsim软件得到仿真波形。
c)使用DE0开发板下载。
3.代码分析状态机描述定义模块名与输入输出，clk为时钟信号，rst为控制信号，seq 为待检测信号；输出是det.同时定义了四个状态（独热码）s0,s1,s2,s3;和reg型变量state,next_state.module seqdet(clk,rst,seq,det);input clk;input rst;input seq;output det;parameter s0=4'h1;parameter s1=4'h2;parameter s2=4'h4;parameter s3=4'h8; // 独热码reg det;reg [3:0] state, next_state状态转移：当rst=1时，state初始化为s0状态；当rst=0时，state的状态随着驱动变化。
always@(posedge clk) beginif(rst)state <= s0;elsestate <= next_state;end状态驱动：随着待检测信号的变化，状态在s0,s1,s2,s3之间变化，最终影响输出。
a lways @(posedge clk) begincase(state)s0: next_state=((seq==1)?s0:s1);s1: next_state=((seq==1)?s2:s1);s2: next_state=((seq==1)?s0:s3);s3: next_state=((seq==1)?s0:s1);default: next_state=((seq==1)?s0:s1);endcaseend输出：当现态state=s3时，det=1，即检测到一个0101序列。
1011序列检测器
综合设计性实验报告题目：学生姓名：学号：班级：指导教师：学期：2010——2011第2学期目录一基本知识点 (1)二实验器件 (1)三设计思路 (1)四设计过程 (2)（一）三位二进制减法计数器（无效状态000,001）（二）5五引脚功能 (9)六逻辑电路图： (11)七实验结果波形图 (12)八设计心得体会 (12)一基本知识点1、掌握时序电路的设计方法和步骤2、掌握触发器的设计与应用3、掌握移位寄存器的原理与应用4 熟悉集成电路的引脚排列；5 掌握芯片的逻辑功能及使用方法；6 了解序列产生及检测器的组成及工作原理7 会在EWB软件上进行仿真；二实验器件1、移位寄存器74LS194 1片2、负边沿JK触发器74LS112 1片3四输入与非门74LS20 1片4、六输入非门74LS05 1片5 电源一个6 地线一个7 与门，或门，非门若干个8 时钟脉冲一个三设计思路1作原始状态表。
根据给定的电路设计条件构成原始状态表和状态转化图2状态表的简化。
原始状态表通常不是最小化状态表，它往往包括多余的状态，因此必须首先对它进行简化。
3状态分配。
即对简化后的状态给以编码。
这就要根据状态数确定触发器的数量并对每个状态指定一个二进制数构成的编码。
4根据给定的电路设计条件选择触发器根据5 作激励函数和输出函数。
根据选用的触发器激励表和电路的状态表，综合出电路中各触发器的激励函数和电路的输出函数。
⑸6画逻辑图，并检查自启动功能四设计过程（一）101101001信号发生器的设计设计一个信号序列发生器，在产生的信号序列中，含有“1011”信号码，要求用一片移位寄存器，生成信号序列“10110100”，其中含有1011码，其设计按以下步骤进行：、、1本实验所用仪器为移位寄存器74LS194，确定移存器的位数n。
因M=9，故n≥4，用74LS194 的四位。
2确定移存器的九个独立状态。
将序列码101101001按照每四位一组，划分为九个状态，其迁移关系如下所示：3作出状态转换表及状态转换图如下：4 画出状态转化图5 根据以上转化图，画出卡诺图6 利用以上卡诺图将化简，得到D0 =／Q3／Q0+／Q3Q2／Q17根据74LS194功能,将D0作为输入,在Q0端即得到所要的101101001 序列.（二）101101001序列信号检测器的设计用负边沿J-K触发器74LS112，设计一个“1011”序列检测器。
数字逻辑复习题
数字逻辑复习题《数字逻辑》复习资料⼀．选择题：1.下列数码均代表⼗进制数6，其中按余3码编码的是（）。
A）0110 B）1100 C）1001 D）01012.已知逻辑函数Y=AB+A?B+?A?B，则Y的最简与或表达式为（）。
A）A B）A+?A?B C）A+?B D）A+B3.对于J-K触发器，若J=K，则可完成（）触发器的逻辑功能。
A）R-S B）D C）T；D）J-K4.下列四个数中，最⼤的数是（）。
A）(AF)16 B）(001010000010)8421BCDC）(10100000)2 D）(198)105.逻辑变量的取值１和０可以表⽰（）。
A）开关的闭合、断开B）电位的⾼、低C）真与假D）电流的有、⽆6.在何种输⼊情况下，“或⾮”运算的结果是逻辑0。
（）A）全部输⼊是0 B）全部输⼊是1C）任⼀输⼊为0，其他输⼊为1 D）任⼀输⼊为17.对于T触发器，若原态Q n=0，欲使新态Q n+1=1，应使输⼊T=（）。
A）0 B）1 C）Q D）不确定8.下列触发器中，克服了空翻现象的有（）。
A）边沿D触发器B）]主从RS触发器；C）同步RS触发器D）主从JK触发器；9.卡诺图上变量的取值顺序是采⽤（）的形式，以便能够⽤⼏何上的相邻关系表⽰逻辑上的相邻。
A）⼆进制码B）循环码C）ASCII码D）⼗进制码10.表⽰任意两位⽆符号⼗进制数需要（）⼆进制数。
A）6 B）7 C）8 D）911.余3码10001000对应的2421码为（）。
A）01010101 B）10000101 C）10111011 D）1110101112.补码1.1000的真值是（）。
A）+1.0111 B）-1.0111 C）-0.1001 D）-0. 100013.标准或-与式是由（）构成的逻辑表达式。
A）与项相或B）最⼩项相或C）最⼤项相与D）或项相与14.下列四种类型的逻辑门中，可以⽤（）实现三种基本运算。
A）与门B）或门C）⾮门D）与⾮门15.实现两个四位⼆进制数相乘的组合电路，应有（）个输出函数。
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综合设计性实验报告
题目：
学生姓名：
学号：
班级：
指导教师：
学期： 2010——2011第2学期
目录
一基本知识点 (1)
二实验器件 (1)
三设计思路 (1)
四设计过程 (2)
（一）三位二进制减法计数器（无效状态000,001）
（二）5
五引脚功能 (9)
六逻辑电路图： (11)
七实验结果波形图 (12)
八设计心得体会 (12)
一基本知识点
1、掌握时序电路的设计方法和步骤
2、掌握触发器的设计与应用
3、掌握移位寄存器的原理与应用
4 熟悉集成电路的引脚排列；
5 掌握芯片的逻辑功能及使用方法；
6 了解序列产生及检测器的组成及工作原理
7 会在EWB软件上进行仿真；
二实验器件
1、移位寄存器 74LS194 1片
2、负边沿JK触发器 74LS112 1片
3 四输入与非门 74LS20 1片
4、六输入非门 74LS05 1片
5 电源一个
6 地线一个
7 与门，或门，非门若干个
8 时钟脉冲一个
三设计思路
1 作原始状态表。
根据给定的电路设计条件构成原始状态表和状
态转化图
2 状态表的简化。
原始状态表通常不是最小化状态表，它往往包括多余的状态，因此必须首先对它进行简化。
3 状态分配。
即对简化后的状态给以编码。
这就要根据状态数确定触发器的数量并对每个状态指定一个二进制数构成的编码。
4 根据给定的电路设计条件选择触发器根据
5 作激励函数和输出函数。
根据选用的触发器激励表和电路的状态表，综合出电路中各触发器的激励函数和电路的输出函数。
⑸ 6 画逻辑图，并检查自启动功能
四设计过程
（一）101101001信号发生器的设计
设计一个信号序列发生器，在产生的信号序列中，含有“1011”信号码，要求用一片移位寄存器，生成信号序列“10110100”，其中含有1011码，其设计按以下步骤进行：、、
1 本实验所用仪器为移位寄存器74LS194，确定移存器的位数n。
因M=9，故n≥4，用74LS194 的四位。
2确定移存器的九个独立状态。
将序列码101101001按照每四位一组，划分为九个状态，其迁移关系如下所示：
3作出状态转换表及状态转换图如下：
4 画出状态转化图
5 根据以上转化图，画出卡诺图
6 利用以上卡诺图将化简，得到
D0 =／Q3／Q0+／Q3Q2／Q1
7 根据74LS194功能,将D0作为输入,在Q0端即得到所要的101101001 序列.
（二）101101001序列信号检测器的设计
用负边沿J-K触发器74LS112，设计一个“1011”序列检测器。
当输入的信号序列有“1011”时，输出Z为“1”，其他序列Z输出为“0
设计过程：
1由给定的逻辑功能建立原始状态图和原始状态表
从给定的逻辑功能可知，电路有一个输入信号D0和一个输出信号Z,电路功能是对输入信号D0的编码序列进行检测，一旦检测到信号D0出现连续编码1101序列时，输出为1，检测到其他编码序列，则输出均为0.
(1)、设计思路序列检测器的基本工作过程：
序列检测器用于检测一组或多组由二进制码组成的脉冲序列信号，在数字通信中有着广泛的应用。
当序列检测器连续收到一组串行二进制码后，如果这组码与检测器中预先设置的码相同，则输出 1，否则输出0。
由于这种检测的关键在于正确码的收到必须是连续的，这就要求检测器必须记住前一次的正确码及正确序列，直到在连续的检测中所收到的每一位码都与预置的对应码相同。
在检测过程中，任
何一位不相等都将回到初始状态重新开始检测。
方框图如下：
：（2）分析：
（ⅰ）输入变量：X代表输入信号序列
输出变量：Z代表检测结果，检测到“1011”序列，输出为1
设置状态：：；
S0 初始状态，电路还未接收到一个有效的1；
S1 收到一个1后的状态；
S2 连续收到10以后的状态；
S3连续收到101以后的状态；
S4 连续收到1011以后的状态。
（ⅱ）电路的初始状态为S0。
在此状态下，电路输出Z=0，这时可能的输入有A=0和A=1两种情况。
当CP脉冲相应边沿到来时，若A=0，则是收到0，应保持在状态S0不变，电路输出Z=0；若A=1，表示电路收到一个1，则转向状态S1电路输出Z=0。
当状态S1时，若A=0，则表明连续输入编码为10，转向状态S2，电路输出Z=0；若A=1, 应保持在状态S1不变，电路输出Z=0。
当状态S2时，若A=0，则回到初
始状态，重新开始检测；若A=1，则表明连续输入编码为101，转向状态S3，电路输出Z=0。
当状态S3时，若A=0，则表明连续输入编码为10，转向状态S2，若A=1，则表明连续输入编码为1011，转向状态S4，输出Z=1。
当状态S4时，若A=0，则表明连续输入编码为10，转向状态S2，若A=1，则表明输入编码为1，转向状态S1。
(3)根据上述分析，列出状态转换表
列状态转换表
由转换表可知，S1和S4是等效状态，进行状态化简，
2 状态分配：分别用触发器状态的Q2Q1的00、01、10、11来表示S0、S1、S2、S3,则从状态转换表画出电路次态和输出的卡诺图
电路次态／输出的卡诺图Q1(n+1)
Q2(n+1)
Z
Q1(n+1)= X,
Q2(n+1)= Q1／X + X Q2／ Q1
Z= X Q2 Q1
由上式得驱动方程：
J1=X, K1=／X
J2= Q1／X, K2= X／Q1+ Q1／X
输出方程：
Z= X Q2 Q1
状态图：
状态图(已化简) 五引脚功能
1 JK触发器
274LS194
六逻辑电路图：
七实验结果波形图
八设计心得体会
本次课程设计至此已经接近尾声，两周的时间虽然很短暂，但在这两个星期的设计过程中收获颇丰。
设计的核心内容就是EWB环境中，利用移位寄存器和双JK触发器，设计101101001数据发生器和1011数据检测器，整个设计过程中，首先，我更加熟练掌握了EWB软件的使用方法，以及熟练了画状态转化图和卡诺图；其次，对数字电路这门课程有了更深的了解，因为课程设计本身要求将以前所学的理论知识运用到实际的电路设计当中去，在实验的设计过程中，无形中便加深了对数字电路的了解及运用能力，对课本以及以前学过的知识有了一个更好的总结与理解；再次，在状态转化及EWB连线的过程中总会出现一些问题，需要我们细心解决，在设计过程中我们需要运用各种手段去查找资料，这增长了我们的自学的能力。
我们不仅更好地理解所学的理论知识，更重要的是把知识从书中
提炼出来运用到生活中，这是一种质的飞跃。
感谢学校给我们这次机会，锻炼了我们的动手能力。
通过这次课设让我明白了理论和实际操作之间差距，而且也让我很明确得意识到自己在数电上有很多的知识漏洞，以后应该多钻研一下。
同时也感谢指导老师在设计过程中的辅导以及同学的帮助。
[参考文献]
数字电子技术基础阎石主编 --4版–北京：高等教育出版社，1998.12
1。