准谐振资料开关电源

Quasi-Resonant (准谐振) Converter Topology :简介：Advantage：1)可以降低MOSFET 开关损耗，从而提高可靠性2)可以改善EMI 特性，在增加功率传输效率的同时减少EMI 干扰，减少滤波器使用数量，降低成本备注：谐振电路的定义—在具有R 、 L、 C 的交流电路中，电路两端的电压和电流位相一般是不同的，如果通过变更L 、C的参数或电源频率使其达到电压与电流的位相相同，此时电路呈现纯电阻性，这种状态就叫做谐振。

在这种情况下，电路的电阻值达到极值（最大或者最小）。

谐振分为串联谐振和并联谐振。

3)当工作在 discontinuous conduction mode 时，转换器会侦测到drain （漏极）电压波谷并在drain电压最小时开启MOSFET.当工作在 continuous conduction mode 时，转换器会工作在固定工作频率。

工作机理：1）当MOSFET 在导通时（Ton），输入电压Vin加在初级线圈上 Lm ，此时MOSFET 电流Ids 从0线性增加至最大值Ipk，在这段时间内，能量储存在初级电感，为（Lm*Ipk*Ipk）/2 .2）当MOSFET 关闭时，储存在线圈中的能量导致次级输出端的整流二极管开启。

在二级管开启的时间内（Td），输出电压Vo施加在次级线圈上，此时整流二极管的电流从最大值Ipk*Np/Ns线性减少, 而此时输入电压Vin和次级线圈反馈到初级线圈的点烟V0*Np/Ns 叠加到FET 上。

3）当二极管电流降至0时，FET的Vds 电压通过初级线圈Lm以及FET 的输出电容Coss以振幅V0*Np/Ns开始共振。

当Vds达到最小值时，准谐振开关开启MOSFET。

这样就可以减少由于漏极与源极之间的电容导致的开关损益。

这就是所谓的ZVS .4）当输出负载减少或者输入电压增大的时候， MOSFET 的Ton会减少并且开关频率增加。

这就会导致严重的开关损失以及间歇性开关和噪音问题。

相关图形请参看以下：滤波电容Vds尖峰脉冲是由Lk Coss 产生的高频脉冲， Lk一般为 Lm的10% FSQ Series 控制方式为克服在低负载情况下频率增加的问题，FSQ 芯片采用一种新的控制技术。

一旦FET开启，那么下次开启被限制在空白时间Tb之外。

在空白之间之后控制器会在检测时间Tw内当电压波形为波谷时打开MOSFET ,如果在此时间内无法检测到波谷，那会在Tw结束时强制打开FET 。

这样转化器就可以在CCM 模式下以相同的频率工作。

而在DCM 模式下，控制器会在Tw时间内的波谷时打开FET，对应的，开关频率被限制为55Khz~67Khz 。

FSQ回路系统设计的方式：1)定义系统参数输入电压范围（Vmin 、Vmax），频率，最大输出功率Po，效率Eff效率的默认设定：低电压输出：0.7~0.75 高电压输出：0.8~0.85最大输入功率：=Po/Eff对于多输出电路，每一个输出占有因子定义为：KL（n）=Po(n)/Po对于单一输出电路，KL(1)=12) 设定DC Link （直流传输）电容以及计算DC LINK 电压范围在离线式开关电源中（开关电源在转换过程中，使用高频变压器隔离之称为离线式开关电源，常用的AD/DC变换器就是离线式变换器），通过DC link电容整流AC MAINS (交流供电干线)获得大略的DC电压（Vdc），然后再转换成纯正的DC 输出电压。

其中DC link 电容Cdc默认电容值为：对宽电压输入电路（85~265v），输入功率每watt对应2~3uf/watt ；对于窄电压电路（195~265v），每watt对应1uf/watt。

而Vdc 定义为：其中Dch定义为Cdc充电循环比率，一般为 0.2 。

如图所示最大DL LINK 电压为：3）计算输出反馈电压在准谐振反激式变换器中，当FET关闭的时候，DC LINK 电压（VDC）以及输出电压反馈到初级线圈的电压VRO 施加在FET 上：MOSFET电容性开关损耗可以通过增加Vro来减少，但是这会增加FET的压降，因此Vro需要在电压margin与效率之间协调决定。

5）设定变压器初级线圈感值如果考虑到EMI ，那DCM 下工作是比较可行的，因为FET 在漏电压最小时被打开，当工作在DCM ，次级端二极管被关闭。

因为选择DCM,平均储存能量比CCM小，所以变压器尺寸会比较小。

但是DCM 因为会引起比较高的RMS电流，这会增加导通损耗并引起大电流施加在输出电容上。

因此，考虑到效率以及点此元件尺寸，一般在低电压情况下选择CCM ，而在高电压情况下选择DCM.我们在设计变压器初级感值时是在最小输入电压和最大输出负载情况下。

A: CCM情况下设计：首先计算Vro最大占空比率：然后根据以下定义：其中，fs 是自激开关频率(free running switching frequency)， Krf 是波纹因数。

一般设定为 0.5~0.7其中B: DCM 情况下设计：在DCM 时，Dmax 需要比CCM 时小，但是以为内Dmax的减少会增加FET的传导损耗，所以不能太小。

Lm的定义式为：一旦Lm确定了，那么在最小输入电压全负载情况下的FET 最大峰值电流以及RMS电流也就确定了：6）选择合适的FPS根据上面得出的最大峰值电流，选择恰当的FPS，但是FPS 的pulse-by-pulse极限需要比Ids 的峰值电流大，需要有+/-12%的tolerance。

7）选择变压器磁芯以及初级线匝数为选择合适的磁芯，我们可以根据设定的输出功率和输出条件对应选择合适的磁芯，这个可以根据变压器供应商提供的datasheet进行参考。

（需要考虑是单输出还是多输出）。

依照选择的磁芯，计算变压器初级线圈最小匝数，计算公式如下：其中Ae是指磁芯切面的面积，单位为mm*mm 。

Bsat是以特斯拉（T）为单位的饱和磁通量密度。

因为磁通量密度会随着温度的增加而减少，所以在计算匝数时需要考虑到温度的影响。

8）设计输出线圈的匝数：如下是简化的变压器结构图：计算线圈参数需要按照以下步骤：首先计算初级线圈与反馈次级线圈之间的匝数比：其中 Vf1 是指输出端二极管的导通压降。

然后计算出合适的Ns1 匝数，这样其他输出端得匝数就可以通过以下公式计算出：而VCC绕线的匝数可以根据以下计算公式：其中VCC* 是指FPS 设备的输入电压值， Vfa是Da的导通压降。

最后根据计算出的初级线圈匝数算出磁心的gap值：其中Al是指无GAP时的电感系数（电感系数是指磁芯上每个线圈产生的自感量）备注： AL=L/N.NL:有磁芯的线圈的自感量N:线圈匝數9）根据每个输出的电流RMS值计算出每组绕线的线圈直径第N道次级线圈的电流值可定义为：其中的参数在之前都有过定义。

一般情况下，如果线的长度超过一米，电流密度一般为5A/mm*mm ，如果线比较短则电流密度为6~10A/mm*mm . 如果线的直径超过1mm ，则容易引起漩涡电流损耗，应该避免。

同时，需要验证磁芯的绕线空间是否能够容纳实际需要的线材。

10) 根据电压和电流值选择次级的整流二极管次级输出的整流二极管的（Dr（n））的最大反向电压和电流定义为：通过上式得到的最大反向电压和电流可以根据下式得出考虑到margin的整流二极管参数：VRRM> 1.3Vd（n）If > 1.5 I d(n)rms11) 计算输出电容输出电容的纹波电流（ripple current）可定义为：在实际应用中，纹波电流越小越好，会改善电容的品质，而纹波电压（ripple voltage）定义为：其中 Co（n）是电容容值，而Rc（n）为等效串联电阻（effective series resisitance）.理论上，一个完美的电容，自身不会产生任何能量损失，但是实际上，因为制造电容的材料有电阻，电容的绝缘介质有损耗，各种原因导致电容变得不“完美”。

这个损耗在外部，表现为就像一个电阻跟电容串连在一起，所以就起了个名字叫做“等效串连电阻”。

如果因为高等效串联电阻导致无法满足ripple参数规格，那么可以采用额外的后置LC 滤波器（post filter）12) 设计 RCD 缓冲回路当MOSFET关闭时，会产生一个由于变压器漏感产生的高的电压脉冲，这个额外的电压会导致FET 发生雪崩击穿（avalanche breakdown）.而恰当的RCD缓冲回路却可以解决这个问题。

RCD 回路和MOSFET的漏极电压波形参看如下：RCD缓冲回路的工作原理：一旦FET 漏极电压超过X点电压，那么RCD回路就会通过打开缓冲二极管Dsn来吸收由漏感产生的电流。

（绕组均匀分布的无气隙环形磁心，可以认为没有漏磁（Leakage Flux），就是所有与绕组相连的磁通均集中在磁心内。

一般而言，C形或E 形磁心中，与绕组相连的磁通总有一部分流经空气，称为漏磁通。

磁心有气隙时漏磁通将更大。

若正-反激式变压器跟FET 相连，则当开关管关闭时，漏电感中的储能释放会产生高的尖峰脉冲中。

）一般设定缓冲电容足够大以致在一个开关循环中不会产生明显的变化，一般选用陶瓷电容。

设计缓冲回路的第一步是要确定缓冲电容在最小输入电压最大输出负载情况下的电压（Vsn），一旦确定了Vsn，那么在这种最低输入电压最大负载下的缓冲回路的功率就确定了：其中Llk是漏电感， Rsn是缓冲电阻，一般设定Vsn为2~2.5倍的Vro 。

如果Vsn太小会产生严重的损耗。

而缓冲电阻的选定需要基于功耗的损耗来选择合适的，而缓冲电容的最大纹波电压定义为：一般情况下纹波电压设定为选定电容电压的5~10%。

在CCM工作模式下，FET的漏极电流的峰值以及缓冲电容的电压值都随着输入电压的增加而减少。

在最大输入电压和最大负载情况下，最大漏电流定义为：而缓冲电容电压定义为其中L lk是初级端漏电感。

这样，施加在MOSFET 上的最大电压就为：一般情况下，考虑到FET margin， Vds（max）需要低于FET 额定电压的90%。

13）设计同步回路(Synchronization Network)最佳的MOSFET 开启点是通过非直接的检测VCC绕线电压来实现的，下面电路中的阴影部分即为同步回路：其中 Sync-detect 比较器(comparator)CO会在Sync电压超过0.7v为高电平，在低于0.2v时为低电平。

MOSFET是在CO的下降沿时打开的。

下面的波形显示 Vds与 Vsync 以及 CO/GATE之间的关系。

要想使Vsync与FET 的漏极电压同步，那么同步电容Csy就应该选为TQ=Tr/4 。