数字集成电路设计-版图设计

P+’区是pSelect、Active、nWell的交集，此p+’并非最终形成的p+区（漏、源区） 42
6.3 基本工艺层版图
掩蔽 n 、p 掺杂 多晶硅（ Poly Si） 作为 MOS 栅电容的上导电极板
多晶硅
多晶线最小宽度
多晶线最小间距
1.因为多晶硅用于形成沟道，所以Wp与FET的最小沟道设计长度L基本相等。 2.如果其电阻不至于对电路产生影响的话，多晶硅也可以作为互连线。 43
15
+
A’ n p
+
Field Oxide
(b) Cross-Section along A-A’
6.1 版图设计入门
非门相邻
两个独立非门相邻
共享电源、 共享地
16
6.1 版图设计入门
两个非门串联
非门串联
共享电源、地、源、漏
非反相缓冲门，无逻辑功能，用于信号整形、恢复电平、高输出驱动强度 17
6.1 版图设计入门
改善可靠性
4
6.1 版图设计入门
版图编辑
EDA工具的作用
规定各个工艺层上图形的形状、尺寸、位置
（Layout Editor）
规则检验

版图与电路图一致性检验（LVS，Layout Versus Schematic）
设计规则检验（DRC，Design Rule Checker）


电气规则检验（ERC，Electrical Rule Checker）
6.3 基本工艺层版图
沟道长度=多 晶最小宽度
pFET的形成
多晶离开有源 区的最小露头 pFET=(pSelect)∩(Active) ∩(poly) ∩(nWell)
p+=(pSelect)∩(Active) ∩(nWell) ∩(NOT(poly))
有源区宽度
与nFET相比，需考虑的只是pFET必须在n阱内 45
8
6.1 版图设计入门
0.25umCMOS掩模版次
9
6.1 版图设计入门
2个nFET串联
两个串联的nFET（有1个n+区被共享）
10
6.1 版图设计入门
3个nFET串联
三个串联的nFET（有2个n+区被共享）
技巧：能共用的区域一定要共用，共用n+或p+区优先于共用栅区
11
6.1 版图设计入门

布局：安排各个晶体管、基本单元、复杂单元在芯片上的 位置

布线：设计走线，实现管间、门间、单元间的互连
尺寸确定：确定晶体管尺寸（W、L）、互连尺寸（宽度） 以及晶体管与互连之间的相对尺寸等
3
6.1 版图设计入门
版图设计的目标
满足电路功能、性能指标、质量要求 尽可能节省面积，以提高集成度，降低成本 尽可能缩短连线，以减少复杂度，缩短延时、
FET沟道宽度
设计值W=有源区宽度wa 有效值Weff=W-△W< wa
分析FET特性时
应用Leff、Weff、 Weff/ Leff 不要用L、W、 W/ L
1.硅片上除了场氧就是有源区，场氧掩模版是有源区掩模版的负板，不必单独制作场氧版 2.若有源区非方形，也只需规定最小边长即可。 40
6.3 基本工艺层版图
nSelect掺As或P，用于制作nFET 掺杂硅区pSelect掺B，用于制作pFET 属于有源区的一部分
掺杂硅区:n+
有源区至nSelect的 最小距离
2 Polysilicon 2 Metal1 3
Metal2 3 4
3
25
6.2 设计规则
有源区接触窗口距离有 源区周边的最小距离
距周边最小距离
若不规定最小距离，就会导致n+p结短路 26
6.2 设计规则
多晶硅栅的最短 露头长度
最短露头
若无露头或露头过短，可能会在工艺允许误差范围之内导致漏与源之间短路 27
Metal1
nWell
pSelect
pWell
nSelect
有些工艺层的尺寸可以从其它层中运算得到。如nSelect减去poly即得n+， pSelect减去poly即得p+，故无需n+、p+版
7
6.1 版图设计入门
名称 N 阱 双 层 金 属 化 C M O S 工 艺 版 次 符号 常用颜色
CMOS掩模版次
常用图形
本书图形
n阱
有源区 多晶 p选择 n选择 有源区接触 多晶接触 金属1 通孔 金属2 覆盖玻璃2
nwell
Active Poly pSelect nSelect Activecontact Polycontact Metal1 Via Metal2 Overglass
Yellow
Green Red Green Green Black Black Glue Black Magenta
6.2 设计规则
Via 1 1
通孔与接触孔
2 4 5
Metal to 1 Active Contact
Metal to Poly Contact 3 2
2 2
28
6.2 设计规则
层间互连约束
Metal2不能直 接接有源区
Metal1、 Metal2、Poly 不能直接对准
通孔与多晶接触孔不能出现在同一位置 29
Place and route，自动给出版图布局与布线
布局布线

5
6.1 版图设计入门
曼哈顿形状
EDA工具允许画各种形状的 图形，但大多数版图设计成
为直角三角形的组合，称之
为“曼哈顿几何形状”。
6
6.1 版图设计入门
Poly Polycontact Metal2 Via
CMOS工艺层
ActiveContact
主要用于形成pFET n阱(n well) VDD 总是接到最高电位
n阱
相邻n阱之间的 最小间距
n阱最小宽度
39
6.3 基本工艺层版图
用于制作 nFET 和pFET 有源区（ Active ） 被场氧（ FOX ）所隔开
有源区
有源区最小宽度 FOX＋Active＝Surface → FOX＝NOT（Active） 相邻有源区边与边 之间的最小间距
不符合设计规则→ 有源区接触不良
35
6.2 设计规则
(4)
违背设计规则带来的问题
接触孔下不得有多晶或有源区边缘
36
6.2 设计规则
版图编辑器
37
6.2 设计规则
设计规则检查DRC
poly_not_fet to all_diff minimum spacing = 0.14 um.
38
6.3 基本工艺层版图
33
6.2 设计规则
(2)
违背设计规则带来的问题
符合设计规则
不符合设计规则 →源、漏短路
符合设计规则
不符合设计规则 →源、漏变窄
上图为一个晶体管自身的多晶和有源区之间的相对尺寸，下图为多晶与另一个与它不 相干的有源区之间的相对尺寸关系 34
6.2 设计规则
(3)
违背设计规则带来的问题
符合设计规则
两个并联的nFET
方案1：有1个n+区被共 享，有源区面积较小，但 互连线较长
2个nFET并联
方案2：n+区全部被分开， 有源区面积较大，但互连 线较短
原理图的画法最好与版图相对应 12
6.1 版图设计入门
非门:方案1
输入、输出左右出
CMOS版图的典型布局是：VDD在上方平行走线，GND在下方平行走线，门内部走线在其中分布，n阱及pFET在上半部分，nFET在下半部分 13
6.3 基本工艺层版图
沟道长度=多 晶最小宽度
nFET的形成
多晶离开有源 区的最小露头
有源区宽度
nFET=(nSelect)∩(Active) ∩(poly) n+=(nSelect)∩(Active) ∩(NOT(poly))
nFET的逻辑表达式表示管子的沟道部分，n+的逻辑表达式表示管子的漏和源部分 44
6.2 设计规则
最小宽度与最小间距(1)
多晶线最小宽度
多晶线最小间距
24
6.2 设计规则
Same Potential Well 10 Active 3 2 Select 3 Contact or Via Hole 2 2 0 or 6 Different Potential 9
最小宽度与最小间距(2)
6.3 基本工艺层版图
实际尺寸与设计尺寸的差别
版图尺寸（设计值）并不等于芯片最终尺寸（实际有效值），本章中所有图形尺寸均为版图图形尺寸，而非 芯片最终形成图形尺寸 46
6.3 基本工艺层版图
FET沟道长度
设计值L=多晶硅的线宽wp 有效值Leff=L-△L< wp
版图尺寸≠最终尺寸
版图尺寸（设计值）≠芯片的最终尺寸（有效值）
设计人员与工艺人员之间的接口与“协议” 版图设计必须无条件服从的准则
Polysilicon
Aluminum
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由于工艺不可避免地存在误差，所以设计者必须为之留出余量，设计规则即是这种余量的反映
6.2 设计规则
最小宽度 最小间距 拓扑设计规则(绝对值） 最短露头 离周边最短距离
仔细观察NAND3和NOR3版图，就会发现除金属布线之外，两者是完全相同的，而将NAND3 的金属布线做垂直翻转，就能得到NOR3的金属布线，这是AND-OR的对称性在版图上的反映
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6.2 设计规则