集成电路课程设计——锁相环
锁相环电路的设计及相位噪声分析
和响应速度之间折衷考虑，相位裕度越大，系统越稳定，但是响应速度变慢。
这里取相位裕度为６０度。
同样的，这两个环路参数是估计出来的，在实际电路中仍然需要多次考虑。
最后根据上面的两个环路参数，利用第二章第六节的公式２－２２到２－２４可以计算出低通滤波器的电阻和电容的值大约为：Ｒ２＝１２Ｋ，Ｃ２＝１３８ＰＦ，ＣＩ＝１ＩＰＦ。
根据以上估算的参数可以将锁相环系统的幅频和相频特性曲线画出，如图４．２所示。
图４－２ＰＬＬ的幅频与相频特性曲线４．３锁相环系统级模型４．３．１Ｍａｔｌａｂ构造数学模型Ｍａｕａｂ是ＭａｔｈＷｏｒｋｓ公司开发的具有强大科学运算功能的数学工具，其中的软件包－－Ｓｉｍｕｌｉｎｋ是专门用于数学建模的工具。
通过建立锁相环系统的线性模型，如图４—３所示，分别建立环路中每个模块的传输函数，然后设置输入输出点。
该线性模型不仅可以分析系统的冲击响应和阶跃响应，还可以分析零极点与波特图。
冲击响应和阶越响应的模拟结果如图４－４所示，此模型可以很方便的修改参数，仿真速度非常快，模拟结果也非常直观，对于理解二阶系统的特性非常有帮助。
ｔ№啦＊血瞻呻目删ｅ，ｒａ口ａａｐ蝌ｍ鼬ｒｔｒａｒｔｉｍ＇哥缸眦ｈ恤啪蚓ｏｆ恤ＶＣＯ图４－３Ｍａｔｌａｂ建立ＰＬＬ的线性模型图４—４ＰＬＬ的阶跃响应与冲击响应４．３．２ＶｅｒｉｌｏｇＡ构造行为级模型ＶｅｒｉｌｏｇＡ语言是Ｖｅｒｉｌｏｇ硬件描述语言的扩展，主要用来描述模拟系统的结构和行为，包括电子，机械，流体力学和热力学系统等㈣。
下面给出ＶｅｒｉｌｏｇＡ描述锁相环的行为级模型，并应用Ｍｉｃａ进行仿真。
首先，以电阻的行为级模型为例，简单的说明一下ＶｅｒｉｌｏｇＡ语言的特点和应用。
、ｉｎｃｌｕｄｅ“ｄｉｓｃｉｐｌｉｎｅｓ．”’’ｉｎｃｌｕｄｅ“ｃｏｎｓｔａｎｔｓ．ｈ，’ｍｏｄｕｌｅｒｅｓ（ａ，ｂ）；ｉｎｏｕｔａ，ｂ；ｅｌｅｃｔｒｉｃａｌａ，ｂ；ｐａｒａｍｅｔｅｒｒｅａｌＲ２１．Ｏ：ａｎａｌｏｇｂｅｇｉｎＩ（ａ，ｂ）＜＋Ｖ（ａ，ｂ）／Ｒ；／／Ａｌｔｅｍａｔｉｖｅ：Ｖ（ａ，ｂ）＜＋Ｉ（ａ，ｂ）４Ｒ；第五章锁相环电路设计及模拟第五章锁相环电路设计及模拟５．１整体设计本章主要是关于锁相环的晶体管级电路的设计，不但详细的分析了电路的结构，而且给出了模拟结构及相关的解释。
锁相环ppl电路设计
锁相环（PLL）电路设计摘要：本次课程设计的锁相环电路其原理就是先把电网三相交流电压合成一相正弦波，合成后其频率还是不变（50Hz），然后把正弦波转变成方波，由此将信号送入锁相环集成器件CD4046（由鉴相器，环路滤波器，VCO组成），通过将输入信号与VCO输出信号或VCO输出经分频器的信号相位或频率的比较，控制两个信号使其保持同相位，从而实现对输入信号的同步跟踪。
关键字：锁相环，鉴相器，环路滤波器，集成运算电路，比较器Abstract:This curriculum designs phase-locked loop electric circuit its principle is synthesizes first the electrical network three-phase AC voltage a sine wave, after the synthesis its frequency invariable (50Hz), then transforms the sine wave the square-wave, from this sends in the signal phase-locked loop integration component CD4046 (by discriminator, ring circuit filter, VCO is composed), through the input signal and the VCO output signal either the VCO output after the frequency divider signal phase or the frequency comparison, will control two signals to cause its maintenance with the phase, thus will realize to the input signal lock following.Keyword:PLL, phase detector and loop filter, integrated computing circuits, Comparators目录1.前言(绪论) (3)2.总体方案设计 (4)3.单元模块设计 (5)3.1 集成运算加法器.......................................................................... 错误！未定义书签。
课程设计锁相环面包板
课程设计锁相环面包板一、教学目标本课程的学习目标包括知识目标、技能目标和情感态度价值观目标。
知识目标要求学生掌握锁相环的基本原理、结构和应用；技能目标要求学生能够使用面包板进行锁相环电路的搭建和调试；情感态度价值观目标要求学生培养对电子技术的兴趣和好奇心，提高学生的实践能力和创新意识。
二、教学内容教学内容主要包括锁相环的基本原理、结构和应用。
首先，介绍锁相环的基本原理，包括锁相环的工作原理、锁相环的组成部分和锁相环的性能指标。
然后，讲解锁相环的结构，包括锁相环的模拟结构和数字结构。
接着，介绍锁相环的应用，包括锁相环在无线通信、数字电视和雷达等领域的应用。
三、教学方法为了激发学生的学习兴趣和主动性，本课程采用多种教学方法。
首先，采用讲授法，向学生讲解锁相环的基本原理、结构和应用。
其次，采用讨论法，引导学生进行思考和讨论，提高学生的理解和分析能力。
再次，采用案例分析法，分析锁相环在实际应用中的具体案例，帮助学生更好地理解和应用知识。
最后，采用实验法，让学生亲自动手进行锁相环电路的搭建和调试，提高学生的实践能力和创新能力。
四、教学资源为了支持教学内容和教学方法的实施，本课程准备了一系列的教学资源。
教材方面，选择《电子技术》等相关教材，为学生提供系统性的理论知识。
参考书方面，推荐《锁相环技术》等参考书，为学生提供更深入的知识拓展。
多媒体资料方面，制作了锁相环原理动画、锁相环电路实验视频等，为学生提供直观的学习材料。
实验设备方面，准备了面包板、锁相环芯片、信号发生器等实验设备，为学生提供实践操作的机会。
五、教学评估本课程的教学评估采用多元化的方式，全面客观地评价学生的学习成果。
评估方式包括平时表现、作业和考试。
平时表现主要评估学生在课堂上的参与程度、提问回答和团队协作等情况。
作业包括课后练习和实验报告，评估学生对知识的掌握和应用能力。
考试包括期中和期末考试，采用闭卷考试形式，评估学生的综合理解和应用能力。
锁相环的原理,电路构成,及其在电路设计中作用
锁相环的原理,电路构成,及其在电路设计中作用锁相环的原理，电路构成，及其在电路设计中作用锁相环鉴相器环路滤波器锁相的意义是相位同步的自动控制，能够完成两个电信号相位同步的自动控制闭环系统叫做锁相环，简称PLL。
它广泛应用于广播通信、频率合成、自动控制及时钟同步等技术领域。
构成：锁相环通常由鉴相器（PD）、环路滤波器（LF）和压控振荡器（VCO）三部分组成。
在电路设计中的作用：自动完成两个电信号的相位的同步。
锁相环:为无线电发射中使频率较为稳定的一种方法,主要有VCO(压控振荡器)和PLL IC ,压控振荡器给出一个信号,一部分作为输出,另一部分通过分频与PLL IC所产生的本振信号作相位比较,为了保持频率不变,就要求相位差不发生改变,如果有相位差的变化,则PLL IC的电压输出端的电压发生变化,去控制VCO,直到相位差恢复!达到锁频的目的!!能使受控振荡器的频率和相位均与输入信号保持确定关系的闭环电子电路。
锁相环由鉴相器、环路滤波器和压控振荡器组成。
鉴相器用来鉴别输入信号Ui与输出信号Uo之间的相位差，并输出误差电压Ud 。
Ud 中的噪声和干扰成分被低通性质的环路滤波器滤除，形成压控振荡器（VCO）的控制电压Uc。
Uc作用于压控振荡器的结果是把它的输出振荡频率f。
拉向环路输入信号频率fi ，当二者相等时，环路被锁定，称为入锁。
维持锁定的直流控制电压由鉴相器提供，因此鉴相器的两个输入信号间留有一定的相位差。
锁相环最初用于改善电视接收机的行同步和帧同步，以提高抗干扰能力。
20世纪50年代后期随着空间技术的发展，锁相环用于对宇宙飞行目标的跟踪、遥测和遥控。
60年代初随着数字通信系统的发展，锁相环应用愈广，例如为相干解调提取参考载波、建立位同步等。
具有门限扩展能力的调频信号锁相鉴频器也是在60年代初发展起来的。
在电子仪器方面，锁相环在频率合成器和相位计等仪器中起了重要作用.由于锁定情形下（即完成捕捉后）,该仿制的时钟信号相对于接收到的信号中的时钟信号具有一定的相差,所以很形象地称其为锁相器。
集成电路课程设计——锁相环CD4046设计频率合成器
集成电路课程设计一-锁相环CD4046设计频率合成器学号：110800316 姓名：苏毅坚指导老师：罗国新2011年1月锁相环CD4046设计频率合成器实验目的：设计一个基于锁相环CD4046设计频率合成器范围是10k〜100K,步进为1K设计和制作步骤：确定电路形式，画出电路图。
计算电路元件参数并选取元件O组装焊接电路。
调试并测量电路性能。
确定电路组成方案原理框图如下，锁相环路对稳定度的参考振动器锁定，环内串接可编程的分频器，通过改变分频器的分配比N,从而就得到N倍参考频率的稳定输出。
晶体振荡器输出的信号频率n,经固定分频后（M分频）得到基准频率fi，，输入锁相环的相位比较器（PC）。
锁相环的VCO输出信号经可编程分频器（N分频）后输入到PC的另一端，这两个信号进行相位比较，当锁相环路锁定后得到：n/M=fF=f2/N 故f2=N『l （Fl为基准频率）当N变化时，就可以得到一系列的输出频率f2o设计方法（一）、振荡源的设计用CMOS与非门和1M晶体组成1MHz振荡器，如图14。
图中Rf使F1工作于线性放大区。
晶体的等效电感，Cl> C2构成谐振回路。
C1、C2可利用器件的分布电容不另接。
Fl、F2、F3 使用CD4049o（二）、N分频的设计N分频采用CD40103进行分频。
CD40103是BCD码8位分频器。
采用8位拨码开关控制分频大小。
输入的二进制大小即为分频器N分频。
图中RP1为1K排阻（三）、1KHZ标准信号源设计（即M分频的设计）根据4518的输出波形图，可以看出4518包含二分频、四分频、十分频，用二片CD4518 （共4个计数器）组成一个1000分频器，也就是三个十分频器，这样信号变为2Khz.再经过双D触发器，这样就可把2MHz的晶振信号变成500hz 的标准信号。
如下图所示：（四）4046锁相环的设计锁相环4046为主芯片。
电路图如下：500Hz信号从14脚输入。
3脚4脚接N分频电路，即40103分频电路。
集成电路锁相环及其应用电路设计.pptx
相位锁定。
wi
wo
wo
1
锁相环路基本组成方框图
第2页/共18页
压控振荡器
压控振荡器是一个电压-频率变换装置,在环路
中 作 为 被 控 振 荡 器 , 它 的 振 荡 频 率 应 随 输 入 控 制 电 ωV(t)
压 Uc(t) 线 性 地 变 化 （ 在 一 定 范 围 内 ） ， 可 用 线 性
without frequency
offset）.
8
固有振荡频率f第v9与页/共R181页,C1的关系
锁相环电路的应用
倍频：
i 鉴相器
i (t )
'
y
yn
环路 滤波器
分频器
÷ｎ
压控 y
振荡器 y (t )
wi
wy n
9
wy nwi
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锁相环电பைடு நூலகம்的应用
分频：
i 鉴相器
i (t )
方程来表示
即
ωV(t)=ωV + KV Uc(t)
当Uc(t)=0时，VCO的固有振荡频率为ωV 。
ωV
Uc(t)
wi
wo
wo
2
锁相环路基本组成方框图
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锁相环路基本组成方框图
输入信号和输出信号的相位关系
系统的瞬时相差θe(t)=θ1(t)-θ2(t)
3
第4页/共18页
wi wo
VCO输出频率的高低由低通滤波器输出的平均电压Uc大小决定。VCO的输出 Uo接至相位比较器的一个输入端，外部输入信号Ui与来自VCO的输出信号Uo相 比较，经过相位比较器产生的误差输出电压Ud正比于Ui和Uo两个信号的相位差， 经过低通滤波器滤除高频分量后，得到一个平均值电压Uc。这个平均值电压Uc朝 着减小VCO输出频率和输入频率之差的方向变化，直至VCO输出频率和输入信
锁相环
锁相环（PLL）讲义1、相环的分类锁相环可分为模拟锁相环和数字锁相环。
本篇主要介绍3种锁相环器件：模拟：低频LM567（NE567）、高频NE564数字：CD4046此外，由于模拟锁相环与数字锁相环在原理上的区别不是很大，因此我们以数字锁相环为主来论述锁相环的基本原理。
2、锁相环的基本原理锁相的意义是相位同步的自动控制，能够完成两个电信号相位同步的自动控制闭环系统叫做锁相环，简称PLL。
它广泛应用于广播通信、频率合成、自动控制及时钟同步等技术领域。
锁相环主要由相位比较器（PC）、压控振荡器（VCO）、低通滤波器三部分组成，如图2.1所示。
图 2.1锁相环的基本原理压控振荡器的输出Uo接至相位比较器的一个输入端，其输出频率的高低由低通滤波器上建立起来的平均电压Ud大小决定。
施加于相位比较器另一个输入端的外部输入信号Ui 与来自压控振荡器的输出信号Uo相比较，比较结果产生的误差输出电压UΨ正比于Ui和Uo两个信号的相位差，经过低通滤波器滤除高频分量后，得到一个平均值电压Ud。
这个平均值电压Ud朝着减小CO输出频率和输入频率之差的方向变化，直至VCO输出频率和输入信号频率获得一致。
这时两个信号的频率相同，两相位差保持恒定（即同步）称作相位锁定。
当锁相环入锁时，它还具有“捕捉”信号的能力，VCO可在某一范围内自动跟踪输入信号的变化，如果输入信号频率在锁相环的捕捉范围内发生变化，锁相环能捕捉到输人信号频率，并强迫VCO锁定在这个频率上。
锁相环应用非常灵活，如果输入信号频率f1不等于VCO输出信号频率f2，而要求两者保持一定的关系，例如比例关系或差值关系，则可以在外部加入一个运算器，以满足不同工作的需要。
鉴相器是相位比较装置，它比较输入信号和压控振荡器输出信号的相位，输出反映了输入参考信号与VCO输出信号之间的相位差信息。
模拟锁相环输出两信号相位差的误差电压，数字鉴相器输出两信号相位差的脉冲信号。
环路滤波器是一个低通滤波器，它滤除相差信号中的高频成分和噪声后，得到压控电压，以保证环路所要求的性能，增加环路的稳定性。
3VCO锁相电路
实验三VCO锁相环电路1一、实验目的：1、掌握VCO压控振荡器的基本工作原理，加深对基本锁相环工作原理的理解。
2、熟悉锁相环数字频率合成器的电路组成与工作原理。
3、掌握锁相环的基本原理4、掌握锁相式数字频率合成器的设计二、实验电路工作原理：锁相环是无线电发射中使用频率较为稳定的一种方法，主要有VCO（压控振荡器）和PLL集成电路，压控振荡器给出一个信号，一部分作为输出，另一部分通过分频与PLL 集成电路所产生的本振信号作相位比较，为了保持频率不变，就要求相位差不发生改变，如果有相位差的变化，则PLL集成电路的电压输出端的电压发生变化去控制VCO，直到相位差恢复，图3-1 VCO电路原理图达到锁频的目的，能使受控振荡器的频率和相位均与输入信号保持确定关系的闭环电子电路。
VCO电路原理图如图3-1所示。
1、4046锁相环芯片介绍4046锁相环的功能框图如图2所示，外线排列管脚功能简要介绍：第1引脚（PD03）：相位比较器2输出的相位差信号，为上升沿控制逻辑。
第2引脚（PD01）：相位比较器1输出的相位差信号，它采用异或门结构，即鉴相特性，为PD01=PD11 PD12第3引脚（PD12）：相位比较器输入信号，通常PD为来自VCO参考信号。
第4引脚（VCO0）：压控振荡器的输出信号。
第5引脚（INH）：控制信号输入，若INH为低电平，则允许VCO工作和源极跟随器输出：若INH为高电平，则相反，电路将处于功耗状态。
第6引脚（CI）：与第7引脚之间接一电容，以控制VCO的振荡频率。
第7引脚（CI）：与第6引脚之间接一电容，以控制VCO的振荡频率。
第8引脚（GND）：接地。
第9引脚（VCO1）：压控振荡器的输入信号。
2第10引脚（SF0）：源极跟随器输出。
第11引脚（R1）：外接电阻至地，分别控制VCO的最高和最低振荡频率。
第12引脚（R2）：外接电阻至地，分别控制VCO的最高和最低振荡频率。
第13引脚（PD02）：相位比较器输出的三态相位差，它采用PD11、PD12上升沿控制逻辑。
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集
成
电
路
实
验
报
告
学号：110800316 姓名：苏毅坚指导老师：罗国新
2011年1月
锁相环CD4046设计频率合成器
实验目的：设计一个基于锁相环CD4046设计频率合成器
范围是10k~100K，步进为1K
设计和制作步骤：
确定电路形式，画出电路图。
计算电路元件参数并选取元件。
组装焊接电路。
调试并测量电路性能。
确定电路组成方案
原理框图如下，锁相环路对稳定度的参考振动器锁定，环内串接可编程的分频器，通过改变分频器的分配比N，从而就得到N倍参考频率的稳定输出。
晶体振荡器输出的信号频率f1，
经固定分频后（M分频）得到
基准频率f1’，输入锁相环的相
位比较器（PC）。
锁相环的VCO
输出信号经可编程分频器（N分频）
后输入到PC的另一端，这两个信号进行相位比较，当锁相环路锁定后得到：f1/M=f1’=f2/N 故f2=Nf’1 (f’1为基准频率)
当N变化时，就可以得到一系列的输出频率f2。
设计方法
（一）、振荡源的设计
用CMOS与非门和1M晶体组成
1MHz振荡器，如图14。
图中Rf 使
F1工作于线性放大区。
晶体的等效
电感，C1、C2构成谐振回路。
C1、
C2可利用器件的分布电容不另接。
F1、F2、F3使用CD4049。
（二）、N分频的设计
N分频采用CD40103进行分频。
CD40103是BCD码8位分频器。
采用8位拨码开关控制分频大小。
输入的二进制大小即为分频器N分频。
图中RP1为1K排阻
（三）、1KHZ标准信号源设计（即M分频的设计）
根据4518的输出波形图，可以看出4518包含二分频、四分频、十分频，用二片CD4518（共4个计数器）组成一个1000分频器，也就是三个十分频器，这样信号变为2Khz.再经过双D触发器，这样就可把2MHz的晶振信号变成500hz
的标准信号。
如下图所示：
（四） 4046锁相环的设计锁相环4046为主芯片。
电路图如下：500Hz 信号从14脚输入。
3
脚4脚接N分频电路，即40103分频电路。
13脚接低通滤波器。
本设计中，M固定，N可变。
基准频率f’1
定为1KHz，改变N值，使N=1~999，则可产生
f2=1KHz—999KHz的频率范围。
锁相环锁存范围：
fmax=100KHz
fmin=1KHz
使用相位比较器PC2
由下图大概确定由VDD=5V选定，R1=10K，
R2=无穷大,即不接，得约
C1=600p左右。
由T1=R3*C2 右边公式
C2≈300pF，R3=10KΩ
由上述分析可得总设计电路图：
电路板制作
根据设计出来的原理图，用alter designer 进行Pcb的设计，得出Pcb如下图。
画完检查下板看是否有错，如果没有错就直接进行PCb的制作，将板制作完成后，将电路上的元件焊接下去，检查是否有虚焊、漏焊。
焊完成品如下图当一切完成后最后进行板的调试。
调试步骤：
本实验电路采用分模块设计，所以调试时采用分模块调试，每个模块调试成功后，将整个电路进行连接，最终得到实验总电路，最后进行测试输出结果。
首先测试的是晶振模块，接入+5V电源，测试晶振模块输出，用示波器进行检测，当示波器显示输出2Mhz方波时，表示输出正常。
接下来测试1000分频器4518，4518由两个10进制分频器组成，两片构成1000分频。
当4518输出2KHz 时，表示该模块正常。
接下来测试双D触发器模块，由于D触发器，两个D触发器构成4分频，当输出结果为500Hz 时，表示正常。
再测试40103分频器模块，40103为8为二进制分频器，将上面4518的2K信号输入进行测试，当输出的频率与拨码开关值加一再乘以两倍时，表示一切正常。
最后将几个模块联合起来，进行测试4046锁相环的测试，调节4046振荡器频率上的电位器，使输出波形稳定，即上锁。
调节低通滤波器电位器，使输出波形的频率的截至频率在100K左右时，调试完成。
测试结果：
拨动拨码盘，测输出频率
拨码盘输出频率f（Hz）
00000001 00010000
00000010 00100000
00000100 01000000
00001000 10000000
心得体会：
开始时，输出一直没有信号然后我分模块检查电路，一级一级的检查。
首先我先检查了振荡源，M分频，N分频及锁相环模块，先确定是那个模块出了问题。
检查结果发现振荡源不起振，经过认真检查了电路，后来发现晶振坏了。
2、振荡源起振后，输出仍然没有信号
1）检查M分频，用示波器观察4518各级分频器的输出信号，输出结果为1KHz，显然M分频模块正常工作。
2）检查锁相环部分，断开4046的鉴相器输入端（3）脚和4522的连线，让4046的（3）、（4）脚短接，即不分频。
4046的（14）脚输入几KHz～几百KHz 的CMOS信号，4046的（4）脚输出信号能跟踪（14）脚输入信号，所以锁相部分也正常。
3）检查N分频，用函发源直接给4522的输入端输入100kHZ信号，把拨码盘拨为100，观察输出信号是否为1KHz，结果发现没有输出信号，可以判断问题是出在N分频部分，然后搭成单级电路的方法检查每片4522是否正常，再接成级
联的，拨盘开关置为100多，用示波器可以观察到分频器的输入、输出波形。
总之，经过分模块的检测，电路的排查，我们发现了好多的问题，主要是pcb电路布线的问题：电路板上好多管脚该连接的没有连接，应该是在设计pcb 的是后过急所引起的。
于是，我们将所发现的问题进行解决，之后再次的调试，这次我们的振荡模块、M分频模块及N分频模块都工作成功，但是关键的锁相环模块还是存在问题。
带着这些问题，我们回到宿舍。
经过进一步的排查检测，我们再次发现了一条少接的线，重新接上后，锁相环开始工作了，但是频率只能锁到12K。
于是，我们查看锁相环原理，进一步改进我们锁相环的外围参数。
这一次我们终于成功啦：我们的锁定范围2K～110KHz，步进1K！看到我们测试结果，我们非常的高兴，再一次体会到了辛勤工作奋斗的结果！。