存储器

假定int类型数据用32位补码表示，程序编译时I,j,sum均 分配在寄存器中，数组a按行优先方式存放，其地址为 320（十进制）。请回答下列问题，要求说明理由或者 给出计算过程。 （1）若不考虑用于cache一致性维护和替换算法的控制 位，则数据cache的总容量为多少？ （2）数组元素a[0][31]和a[1][1]各自所在的主存块对应 的cache行号分别是多少？（cache行号从0开始） （3）程序A和程序B的数据访问命中率各是多少？那个程 序的执行时间更短？ 32、一个组相 联映像的cache有64个块，每组包含4个块。 主存包含4096个块，每块有256个字节。 （1）确定主存地址中，主存区号、区内组号、组内块号 和块内地址的位数。
8、某SRAM芯片，其存储容量为64K×16位，该芯片的 地址线和数据线数目为（16，16） 9、若RAM中每个存储单元为16位，则下面所述正确的 是（无关）（地址线与16有关；地址线与16无关） 10、在存储器芯片中，地址译码采用双译码方式是为了 （） 11、在1K×1位的存储芯片中，采用双译码方式，译码 器的输出信号有（64）条。 12、下列各类存储器中，不采用随机方式的是（B） （EPROM;CDROM;DRAM;SRAM） 13、设CPU的地址总线16根（A15~A0，A0为低位），双 向数据总线8根（D7~D0），控制总线中与主存有关的 控制信号有 MREQ ，WE 。主存地址空间分配如下（均按
巩固习题
1、某计算机系统，其操作系统保存在硬盘上，其内存储 器应该采用（C ）。（RAM;ROM;RAM和ROM） 2、在存储器分层体系结构中，速度由快到慢的排列顺序 是（ ）容量由大到小的排列顺序是（ ） 3、以下表示从主存M中读数据的是（ A ）；表示将数据 写入主存的是（ D ）（M(MAR)MDR;(MDR) M(MAR); M(MDR)MAR ; (MAR) M(MDR)） 4、存储器进行一次完整的读写操作所需的全部时间称为 （存取周期）； 5、用户程序所放的主存空间属于（ 随机） 6、半导体静态存储器SRAM的存储原理是（触发器）。 7、动态RAM的刷新是以（行）为单位进行的。
程序A: INT A[256][256]; … INT sum_array1() { Int I,j,sum=0; For (i=0;i<256;i++) for(j=0;j<256;j++) sum+=a[i][j]; Return sum; }
程序B: INT A[256][256]; … INT sum_array2() { Int I,j,sum=0; For (J=0;J<256;J++) for(I=0;I<256;I++) sum+=a[i][j]; Return sum; }
字节编址）
0000H~3FFFH为系统程序区，由只读存储芯片组成 4000H~4FFFH为系统程序工作区，由SRAM组成； 6000H~9FFFH为用户程序区，由SRAM组成。 现有如下存储芯片若干： EPROM， 8K×8位（控制端仅有 CS ）
SRAM, 16K×1位,28K×8位，,4K×8位，8K×8位 请从上述芯片中选择适当芯片设计该计算机主存储器。可 另外选用门电路和3/8译码器。 14、若存储周期250ns,每次读出16位，则该存储器的数 据传送率是（1*16/250ns） 15、若数据在存储器中采用以低字节地址为字地址的存 放方式，则十六进制数12345678H的存储字节顺序按 地址由小到大依次是（78563412） 16、某计算机字长为32位，存储器容量为16MB，CPU按 半字寻址，其可寻址的单元数是（），若按字寻址，则 可寻址的单元数是（）
知识点(二)
（3） Cache和主存之间的映射方式 （4） Cache和主存块的替换算法 （5） Cache写策略 8、虚拟存储器 （1）虚拟存储器的基本概念 （2）页式虚拟存储器 （3）段式虚拟存储器 （4）段页式虚拟存储器 （5）TLB(快表)
误点疑点解惑
1、存储系统与存储器 2、主存储器组织 3、字节编址计算机的大端发案和小端方案 4、主存储器的存储容量和存取速度 5、边界对齐的数据存放方法 6、动态随机存储器的刷新 7、各类半导体存储芯片的特点 8、存储芯片的地址译码系统 9、存储容量的扩展及存储芯片与CPU的连接 10、片选地址的全译码和部分译码
（4）假设该机配置一个4路组相联的TLB，该TLB中共可 存放8个页表项，若其当前内容（十六进制表示）如图 所示，则此时虚地址024BACH所在页面是否在主存中？ 说明理由。 34、常用虚拟存储器寻址系统由（）两级存储器组成。 35、下列命令组合情况，一次访存过程中，不可能发生 的是（ ） A、TLB未命中，cache未命中，page未命中； B、 TLB未命中，cache命中，page命中； C、 TLB命中，cache未命中，page命中； D、 TLB命中，cache命中，page未命中 36、在虚拟存储器中，页表分为块表和慢存储器之所以能高速进行读写，是以为采用 了（），（）情况下会发生读/写冲突。 25、一个四体并行低位交叉存储器，每个模块的容量是 64K×32位，存取周期为200ns，则在一个存取周期中 能提供（ ）位二进制信息。 26、若低位交叉的8体并行主存按字节编址，每个模块的 读写宽度为两个字节，请图示8体交叉并行主存的编址 情况，若每个模块的读写周期均为250ns,求8体交叉并 行主存的带宽。若读操作所涉及的8个单元地址为下列 两种情况，是分别计算这两种情况时8体交叉并行主存 的实际带宽。 （1）8880H, 8881H,8882H, 8883H, 8884H,8885H, 8886H,8887H (2) 8880H, 8884H, 8888H，888CH, 8890H, 8894H, 8898H，889CH.
例1：某机字长32位，主存按字节编址，现有4种 不同长度的数据（字节、半字、单字、双字）， 请采用一种既节省存储空间，又能保证任何长 度的数据在单个存取周期内完成读写的方法， 将一批数据顺序地存入主存，画出主存中数据 的存放示意图。 这批数据一共有10个，它们依次为字节、半字、 双字、单字，字节，单字、双字、半字、单字、 字节。
（3）主存地址为ABCDEH的单元如果要装入cache，应 该在cache中的什么地址？ 33、某计算机存储器按字节编址，虚拟地址空间为16MB, 主存地址空间为1MB,页面大小为4KB；cache采用直 接映射方式，共8行；主存与cache之间交换的块大小 为32B。系统运行到某一时刻时，页表的部分内容和 cache的部分内容分别如图所示，图中页框号及标记字 段的内容为十六进制形式。请回答下列问题： （1）虚拟地址共有几位？哪几位表示虚页号？物理地址 共有几位？哪些表示页框号（物理页号）？ （2）使用物理地址访问cache时，物理地址应划分成哪 几个字段？要求说明每个字段的位数及在物理地址中的 位置。 （3）虚拟地址001C60H所在的页面是否在主存中？若在， 则虚拟地址对应的物理地址是什么？访问该地址时是否 cache命中？说明理由。
17、某计算机存储器按字节编址，贮存地址空间大小为 64MB，现用4M×8位的RAM芯片组成32MB的主存储 器，则存储器地址寄存器MAR的位数至少是（） 18、某计算机主存容量为64KB，其中ROM区为4KB,其 余为RAM区，按字节编址。现要用2K×8位的ROM芯 片和4K×4位的RAM芯片来设计该存储器，则需要上述 规则的ROM芯片数和RAM芯片数分别是（ ） 19、用存储容量为16K×1位的存储芯片组成一个64K×8 位的存储器，则在字方向和位方向上分别扩展了（）倍。 20、一个存储器，其地址为14位，每个存储单元长度为8 位，若用1K×4位的SRAM芯片来组成该存储器，则需 要（）片芯片，选择芯片时需要（）地址。（ 16，,10； 32,14；16,14；32,10） 21、主存储器的地址寄存器和数据寄存器各自的作用是 什么？设有一个1MB容量的存储器，字长为32位，问：
知识点(一)
1、存储器的分类 2、存储器的层次化结构 3、半导体随机存取存储器 (1) SRAM存储器的工作原理 (2) DRAM存储器的工作原理 4、只读存储器 5、主存储器与CPU的连接 6、双端口RAM与多模块存储器 7、高速缓冲存储器（Cache） （1）程序访问的局部性原理 （2） Cache的基本工作原理
27、cache一般采用 （）存取方式。 28、假设某计算机的存储系统由cache和主存组成，某程 序执行过程中访存1000次，其中访问cache缺失（未命 中）50次，则cache命中率是（ ） 29、某计算机的cache共有16块，采用2路组相联映射方 式。每个主存块大小为32字节，按字节编址。主存129 号单元所在主存块应装入到cache组号是 （ ） 30、若有高速缓冲，主存，硬盘构成三级存储体系，则 CPU访问该存储系统时发送的地址为（） 31、某计算机的主存地址空间大小为256MB，按字节编 址，指令cache和数据cache分离，均有8个cache行， 每个cache行大小为64B，数据cache采用直接映射方 式。现有两个功能相同的程序A和B,其伪代码如下：
（1）按字节编址，地址寄存器和数据寄存器各几位？编 址范围为多大？MAR 20 位 MDR 8位 （2）按字编址，地址寄存器和数据寄存器各几位？编址 范围为多大？18,32 22、设有若干片256K×8位的SRAM芯片，回答以下问题： （1）构成2048KB的存储器需要多少片SRAM？ （2）该存储器需要多少地址线？ （3）画出该存储器与CPU连接的结构图，设CPU的接口 信号有地址信号、数据信号和控制信号 MREQ WE 23、某机主存空间为64KB。I/O空间与主存单元统一编址， I/O空间占用1KB，范围为FC00H~FFFFH。可选用 8K×8位和1K×8位两种SRAM芯片构成主存储器。RD 和WR分别为系统提供的读写信号线。画出该存储器逻 辑图，并标明每块芯片的地址范围。