集成电路设计原理2006年春季B卷
多功能集成电路考核试卷
B.硅
C.铝
D.钨
5.在集成电路设计中，以下哪个参数不是描述晶体管的重要参数？（）
A.电流放大倍数
B.饱和电压
C.耗散功率
D.频率响应
C.非门
D.异或门
7. TTL型集成电路的逻辑“1”输出电压通常是（）。
A. 0V
B. 5V
C. 10V
A.尺寸缩小
B.集成度提高
C.速度加快
D.功耗降低
E.成本上升
三、填空题（本题共10小题，每小题2分，共20分，请将正确答案填到题目空白处）
1.集成电路（IC）是由许多微小的电子元件组成的，这些元件主要是基于______材料制作的。
2.在数字电路中，逻辑门是实现逻辑功能的基本单元，其中与非门（AND-NOT）的逻辑表达式为______。
B.蚀刻技术
C.化学气相沉积
D.分子束外延
E.离子注入
12.数字集成电路的常见逻辑系列包括以下哪些？（）
A. TTL
B. CMOS
C. ECL
D. ICL
E. BiCMOS
13.以下哪些是微电子技术的应用领域？（）
A.计算机技术
B.通信技术
C.智能控制
D.医疗电子
E.航空航天
14.集成电路设计中需要考虑的电气特性包括以下哪些？（）
7.金属互连是集成电路中用于连接各个器件和层的主要材料。( )
8.集成电路的制造过程中，光刻技术的精度决定了电路的最小特征尺寸。( )
9.在模拟集成电路中，放大器的带宽与晶体管的电流放大倍数成正比。( )
10.随着技术的发展，集成电路的尺寸会越来越大，集成度会越来越低。( )
五、主观题（本题共4小题，每题5分，共20分）
集成电路设计原理2006年春季A卷
集成电路设计原理2006年春季A卷哈尔滨工业大学（威海） 2005 /2006 学年春季学期集成电路设计原理试题卷（A ）考试形式（开、闭卷）：闭答题时间： 120 （分钟）本卷面成绩占课程成绩 70 %一、填空题（每题1分，共15分）1. 在MOS 电流镜电路中沟道长度选择大一些有利于_______（增大、减小）电流源的输出电阻和减小__________________效应对输出电流的影响。
2. 在N 阱CMOS 集成电路中，n 阱作为___________管的衬底，一般接________电位。
3. NMOS 传输门不能很好地传输__________电平, 其W/L 越大，导通电阻越，传输速度越。
4. 有比电路是指输出低电平与输入管和负载管的____________之比有关。
5. 集成电路中的元器件因为要做在同一个衬底上，因此不同于分离器件，会存在。
6. 写出考虑沟道调制效应时MOS 管工作在饱和区的漏极电流公式。
7. 采用全定制(full-custom)方法设计的集成电路集成度（高、低），适用于（通用、专用）集成电路芯片的设计。
姓名: 班级：学号：遵守考试纪律注意行为规范8.一个DAc工作时的参考电压为V ref，接收n位的数字信号(b1b2…. b n)，最低有效位用LSB表示，则LSB等于，其分辨率为，量化噪声最大为。
二、（共15分）右图是一N阱CMOS工艺电路的版图。
1．画出对应的电路图（7分）；2．分析电路功能，写出逻辑表达式（2分）；3．按工艺流程的先后顺序，写图中所用到的光刻掩膜版名称，并在图中选择典型图形标明（6分）。
AFB C三、（共8分）下图中V in为一模拟集成电路的一输入端，为其画出采用MOS 管形式的抗静电保护电路，阐述其工作原理并说明对保护管尺寸有何要求（8分）；V SS1.说明TTL电路单管逻辑门级联时的三问题（3分）；2.简述ECL电路和I2L电路的特点（4分）；3.阐述CMOS电路中抗闩锁设计的重要性（3分）。
集成电路设计原理考核试卷
4.描述模拟集成电路与数字集成电路在设计原则和实现技术上的主要区别，并给出一个实际应用中模拟集成电路的例子。
标准答案
一、单项选择题
1. B
2. B
3. D
4. D
5. B
6. D
7. C
8. C
9. B
10. D
17.在集成电路设计中，以下哪些方法可以提高电路的抗干扰能力？( )
A.采用差分信号传输
B.使用屏蔽技术
C.增加电源滤波器
D.提高工作频率
18.以下哪些类型的触发器在数字电路中常见？( )
A. D触发器
B. JK触发器
C. T触发器
D. SR触发器
19.以下哪些技术可以用于提高集成电路的数据处理速度？( )
3.以下哪些是数字集成电路的基本组成部分？( )
A.逻辑门
B.触发器
C.寄生电容
D.晶体管
4.以下哪些技术可以用于提高集成电路的频率？( )
A.减小晶体管尺寸
B.采用高介电常数材料
C.增加电源电压
D.优化互连线设计
5.在CMOS工艺中，以下哪些结构可以用来实现反相器？( )
A. PMOS晶体管
B. NMOS晶体管
11. C
12A
16. B
17. A
18. A
19. C
20. B
二、多选题
1. ABD
2. AB
3. AD
4. AB
5. AB
6. AB
7. ABCD
8. AB
9. ABCD
10. AC
11. ABC
10微电子《集成电路设计原理》试卷(B卷)
（增大、减小、
命题人
题号
线
陈初侠
一Байду номын сангаас
统分人
二 三
复核人
四
V，Y3=
V。
得分 一、填空题： （共 30 分）
10. （6 分） 写出下列电路输出信号的逻辑表达式： Y1= Y2=
VDD C B A
；
得分
评卷人
；C2=
。
VDD C4 C3 C2 C1
考试时间
VDD A
P4 P3
订
1.（2 分）
考场（教室）
3.CMOS 反相器中的 NMOS 管和 PMOS 管是增强型还是耗尽型,为什么？
线
得分
评卷人
四、分析设计题： （共 38 分）
考试时间
订
4.简述传输门阵列的优缺点。
1.（12 分）标准 0.13 m CMOS 工艺,PMOS 管 W/L= 0.26 m / 0.13
m ，栅氧厚度为 tox 2.6nm ，室温下空穴迁移率 n 80 cm2 /
班级
第 2 页 共 3 页（B 卷）
2． （12 分）如图所示，M1 和 M2 两管串联，且 VB VG VT VA ，请问： 1) 若都是 PMOS，它们各工作在什么状态? 2) 证明两管串联的等效导电因子是
Keff K1K2 /( K1 K2 ) 。
3． （14 分）设计一个 CMOS 两输入或非门，要求在最坏情况下输 出上升时间和下降时间不大于 0.5ns。已知，CL=1pF，VDD=5V，
' VTN=0.8V，VTP=-0.9V，采用 0.6μm 工艺，有 K N 120 106 A / V 2 ,
重理工 集成电路设计原理思考题、作业、提问答案大全
重理工集成电路设计原理思考题、作业、提问答案大全1-1思考题典型PN结隔离工艺与分立器件NPN管制造工艺有什么不同（增加了哪些主1-1-1.1-1-1.典型典型PNPN结隔离工艺与分立器件结隔离工艺与分立器件NPNNPN管制造工艺有什么不同管制造工艺有什么不同（）要工序要工序）？增加工序的的目的是什么？答：分立器件NPN管制造工艺：外延→一氧→一次光刻→B掺杂→二氧→二次光刻→P掺杂→三氧→三次光刻→金属化→四次光刻。
典型PN结隔离工艺：氧化→埋层光刻→埋层扩散→外延→二氧→隔离光刻→隔离扩散、推进（氧化）→基区光刻→基区扩散、再分布（氧化）→发射区光刻→发射区扩散、氧化→引线孔光刻→淀积金属→反刻金属→淀积钝化层→光刻压焊点→合金化及后工序。
增加的主要工序：埋层的光刻及扩散、隔离墙的光刻及扩散。
目的：埋层：1、减小串联电阻；2、减小寄生PNP晶体管的影响。
隔离墙：将N型外延层隔离成若干个“岛”，并且岛与岛间形成两个背靠背的反偏二极管，从而实现PN结隔离。
管的电极是如何引出的？集电极引出有什么特殊要求？1-1-2.NPN1-1-2.NPN管的电极是如何引出的？集电极引出有什么特殊要求？答：集成电路中的各个电极均从上表面引出。
要求：形成欧姆接触电极：金属与参杂浓度较低的外延层相接触易形成整流接触（金半接触势垒二极管）。
因此，外延层电极引出处应增加浓扩散。
典型PN结隔离工艺中隔离扩散为什么放在基区扩散之前而不放在基区扩1-1-3.1-1-3.典型典型PNPN结隔离工艺中隔离扩散为什么放在基区扩散之前而不放在基区扩散或发射区扩散之后？答：由于隔离扩散深度较深，基区扩散深度相对较浅。
放在基区扩散之前，以防后工序对隔离扩散区产生影响。
1-1作业典型PN结隔离工艺中器件之间是如何实现隔离的？1-1-1.1-1-1.典型典型PNPN结隔离工艺中器件之间是如何实现隔离的？答：在N型外延层中进行隔离扩散，并且扩穿外延层，与P型衬底连通，从而将N型外延层划分为若干个“岛”；同时，将隔离区接最低电位，使岛与岛之间形成两个背靠背的反偏二极管，从而岛与岛互不干涉、互不影响。
(完整版)集成电路设计复习题及解答
集成电路设计复习题绪论1．画出集成电路设计与制造的主要流程框架。
2．集成电路分类情况如何？集成电路设计1．层次化、结构化设计概念，集成电路设计域和设计层次2．什么是集成电路设计？集成电路设计流程。
（三个设计步骤：系统功能设计逻辑和电路设计版图设计）3．模拟电路和数字电路设计各自的特点和流程4．版图验证和检查包括哪些内容？如何实现？5．版图设计规则的概念，主要内容以及表示方法。
为什么需要指定版图设计规则？6．集成电路设计方法分类？（全定制、半定制、PLD）7．标准单元/门阵列的概念，优点/缺点，设计流程8．PLD设计方法的特点，FPGA/CPLD的概念9．试述门阵列和标准单元设计方法的概念和它们之间的异同点。
10．标准单元库中的单元的主要描述形式有哪些？分别在IC设计的什么阶段应用？11．集成电路的可测性设计是指什么？Soc设计复习题1.什么是SoC？2.SoC设计的发展趋势及面临的挑战？3.SoC设计的特点?4.SoC设计与传统的ASIC设计最大的不同是什么？5.什么是软硬件协同设计？6.常用的可测性设计方法有哪些？7. IP的基本概念和IP分类8.什么是可综合RTL代码?9.么是同步电路，什么是异步电路，各有什么特点？10.逻辑综合的概念。
11.什么是触发器的建立时间（Setup Time），试画图进行说明。
12.什么是触发器的保持时间（Hold Time），试画图进行说明。
13. 什么是验证，什么是测试，两者有何区别？14.试画图简要说明扫描测试原理。
绪论1、 画出集成电路设计与制造的主要流程框架。
2、集成电路分类情况如何？集成电路设计1． 层次化、结构化设计概念，集成电路设计域和设计层次分层分级设计和模块化设计．将一个复杂的集成电路系统的设计问题分解为复杂性较低的设计级别，⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎩⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎨⎧⎪⎪⎪⎪⎩⎪⎪⎪⎪⎨⎧⎩⎨⎧⎩⎨⎧⎪⎪⎪⎪⎩⎪⎪⎪⎪⎨⎧⎪⎪⎪⎪⎪⎪⎩⎪⎪⎪⎪⎪⎪⎨⎧⎩⎨⎧⎪⎪⎪⎪⎩⎪⎪⎪⎪⎨⎧⎩⎨⎧⎪⎩⎪⎨⎧按应用领域分类数字模拟混合电路非线性电路线性电路模拟电路时序逻辑电路组合逻辑电路数字电路按功能分类GSI ULSI VLSI LSI MSI SSI 按规模分类薄膜混合集成电路厚膜混合集成电路混合集成电路B iCMOS B iMOS 型B iMOS CMOS NMOS PMOS 型MOS双极型单片集成电路按结构分类集成电路这个级别可以再分解到复杂性更低的设计级别；这样的分解一直继续到使最终的设计级别的复杂性足够低，也就是说，能相当容易地由这一级设计出的单元逐级组织起复杂的系统。
2006级医学信息工程、计算机本科电路分析基础试卷答案(B卷)
南 方 医 科 大 学 生物医学工程学院 2006 学年（春）季学期考试2006年级医学信息工程、计算机本科《电路分析基础》试卷（B 卷）参考答案与评分标准一、单选题1.a2.b3.b4.c5.b6.b7.b8.c9.b 10.b二、计算题1．(14分) 已知t = 0时正弦量的值分别为u (0) = 110 V ，i (0)=25A 。
它们的相量图如图示，试写出正弦量的瞬时表达式及相量。
+1+ j30O 45I .U.。
解：根据相量图，设V t U t u m )30cos()(︒+=ω，A t I t i m )45cos()(︒-=ω （3分）将V u 110)0(=，A i 25)0(=代入上式得 V U m 1273220==，V U U m8.892== （3分）A I m 10=， A I I m07.72== （3分）所以 V t t u )30cos(127)(︒+=ω，A t t i )45cos(10)(︒-=ω （3分）V U308.89︒∠= ，A I 4507.7︒-∠= （2分） 2．(15分) 图示电路中，已知：U S1 = 3 V ，U S2 = 13 V ，U S3 = 4.5 V ，I S = 1.5 A ，R 1 = 2 Ω， R 2 = R 3 = 8 Ω，R 4 = 0.4 Ω，R 5 = 3 Ω，R 6 = 1.5 Ω。
用戴维南定理求电流I 。
4U 6S 3解：将电阻R 4两端从a ，b 处断开，除R 4外剩下为一线性含源单口网络，求其戴维南等效电路。
(1) 先求开路电压OC UA I 6.1821331=++=，A I 15.135.42=+= （5分） 所以 V I I U U ab O C 8.8385.12321-=+⨯-+-== （4分）(2) 求戴维南等效电阻R 0将所有电压源短路，电流源开路Ω 6.10 5.1//388//20=++=R （4分）A R R U I OC 8.04.06.108.840-=+-=+=∴ （2分） 3．(15分)试求图中负载阻抗L Z 为何值时获得的功率最大，并求出此最大功率。
《集成电路设计原理》试卷及答案解读
电科《集成电路原理》期末考试试卷一、填空题1.（1分） 年，第一次观测到了具有放大作用的晶体管。
2．（2分）摩尔定律是指 。
3.集成电路按工作原理来分可分为 、 、 。
4.（4分）光刻的工艺过程有底膜处理、涂胶、前烘、 、 、 、 和去胶。
5.（4分）MOSFET 可以分为 、 、 、四种基本类型。
6.（3分）影响MOSFET 阈值电压的因素有： 、 以及 。
7.（2分）在CMOS 反相器中，V in ，V out 分别作为PMOS 和NMOS 的 和 ； 作为PMOS 的源极和体端， 作为NMOS 的源极和体端。
8．（2分）CMOS 逻辑电路的功耗可以分为 和 。
9.（3分）下图的传输门阵列中5DD V V =,各管的阈值电压1T V V =，电路中各节点的初始电压为0，如果不考虑衬偏效应，则各输出节点的输出电压Y 1= V ，Y 2= V ，Y 3= V 。
10.（6分）写出下列电路输出信号的逻辑表达式：Y 1= ；Y 2= ；Y 3= 。
二、画图题：（共12分）1．（6分）画出由静态CMOS 电路实现逻辑关系Y ABD CD =+的电路图，要求使用的MOS 管最少。
2.（6分）用动态电路级联实现逻辑功能Y ABC =,画出其相应的电路图。
三、简答题：（每小题5分，共20分） 1.简单说明n 阱CMOS 的制作工艺流程，n 阱的作用是什么？2.场区氧化的作用是什么，采用LOCOS 工艺有什么缺点，更好的隔离方法是什么？3.简述静态CMOS 电路的优点。
4.简述动态电路的优点和存在的问题。
四、分析设计题：（共38分1.（12分）考虑标准0.13m μ CMOS 工艺下NMOS 管，宽长比为W/L=0.26/0.13m m μμ，栅氧厚度为 2.6ox t nm =，室温下电子迁移率2220/n cm V s μ=，阈值电压T V =0.3V,计算 1.0GS V =V 、0.3DS V =V 和0.9V 时D I 的大小。
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哈尔滨工业大学（威海） 2005 /2006 学年 春季学期
集成电路设计原理 试题卷（B ）
考试形式（开、闭卷）： 闭 答题时间： 120 （分钟） 本卷面成绩占课程成绩 70 %
一、简述题（40分）
1. 双极型pn 结隔离工艺中的n+埋层有哪些作用？。
2. 在双极型集成电路版图设计中划分隔离区的原则是什么？
3. 有比电路和无比电路有哪些差异？
4. CMOS 集成电路版图设计中抗闩锁的措施有哪些？
姓名: 班级： 学号：
5.设计MOS电流镜电路时，应注意什么问题？
二、（共16分）
npn晶体管的平面图（版图）和对应的剖面图，并按工艺流程先
后顺序写出所需的光刻掩膜版名称，同时在图中对应图形上标明。
三、（共16分）
右图是一CMOS单元电路的版图，a) 画出对应的电路图；b) 分析电路功能，写出逻辑表达式；c) 按
工艺流程的先后顺序，写图中所用
到的光刻掩膜版名称，并在图中选
择典型图形标明。
分析右图所示CMOS 运放电路，①说明M1和M2的作用；②说
明M3和Rr的作用；③说明M5、M6和M8的作用。
（12分）
分析下面电路的功能，并写出各输出端的逻辑表达式。