基于VHDL语言的有限状态机设计方法

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10 VHDL有限状态机设计

LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY ADC0809 IS PORT( D: IN STD_LOGIC_VECTOR(7 DOWNTO 0); clk , reset : IN STD_LOGIC; EOC : IN STD_LOGIC; ALE , START ,OE : OUT STD_LOGIC; ADDA, LOCK_T : OUT STD_LOGIC; Q : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) ); END ENTITY ADC0809 ; 说明部分： ARCHITECTURE bhv OF ADC0809 IS 状态类型定义， TYPE states IS (s0,s1,s2,s3,s4); 当前状态和次态信号定义 SIGNAL cs, next_state : states:=s0; SIGNAL REGL :STD_LOGIC_VECTOR(7 DOWNTO 0); SIGNAL LOCK : STD_LOGIC; BEGIN 锁存数据和锁存信号定义 ADDA<='0';
COM1 : PROCESS(cs,EOC) IS BEGIN CASE cs IS WHEN s0 => next_state <= s1; WHEN s1 => next_state <= s2;
WHEN s2 => IF EOC='1' THEN next_state<=s3;
ELSE next_state<=s2; END IF; WHEN s3 => next_state <= s4;
【例10-2】：AD0809控制器的设计
COM : PROCESS( cs , EOC) IS BEGIN CASE cs IS WHEN s0 => ALE <= '0'; START <= '0'; OE <= '0'; LOCK <= '0'; next_state <= s1; WHEN s1 => ALE <= '1'; START <= '1'; OE <= '0'; LOCK <= '0'; next_state <= s2; WHEN s2 => ALE <= '0'; START <= '0'; OE <= '0'; LOCK <= '0'; IF EOC='1' THEN next_state<=s3; ELSE next_state<=s2; END IF; WHEN s3 => ALE <= '0'; START <= '0'; OE <= '1'; LOCK <= '0'; next_state < '0'; START <= '0'; OE <= '1'; LOCK <= '1'; next_state <= s0; WHEN OTHERS => ALE <= '0'; START <= '0'; OE <= '0'; LOCK <= '0'; next_state <= s0; END CASE; END PROCESS COM; 主控组合进程： LOCK_T <= LOCK;

一种应用VHDL语言设计有限状态机控制器的方法

图 2 ADC0809 控制器连接方法及其时序图
其中 D 7～ D 0 为 A D 变换数据输出; AD 2 V HDL 语言在同一进程内不允许时钟的两个沿作
DR ESS 为 8 路通道选择地址; STA R T 信号是转换为敏感变量, 所以将产生 STA R T 信号单列为一个
of Sequen tia l F in ite Sta te M ach ines IEEE T ran saction s on Com p u ter- A ided D esign. 1989, 8 (11) : 1206～ 1217
图 1 状态机进程划分图
3. 2 状态划分在进行状态机控制部分的设计过程中, 主要是
通过分析 ADC0809 的时序来确定状态转换进程中的各个状态和几个状态下的控制信号输出。 3. 2. 1 ADC0809 时序分析
ADC0809 为单极性输入, 8 位转换逐次逼近 A D 转换器, 可对 0～ 5V 的 IN T 0～ IN T 7 8 路模拟信号分时进行转换, 完成一次转换的时间约为 100 微秒。其与控制器连接方法及时序图见图 2 所示。
状态 S2, 启动转换; 在启动转换后, ADC0809 使 EO C 置为低电平, 设置 S3 状态等待 A D 转换结束; 当数据转换结束后, EO C 信号由低电平转换为高电平, 状态机进入 S4 状态, 开启输出允许 O E; 状态机进入 S5 状态, 开启数据锁存信号 LO CK 对输出数据进行锁存; 为产生与其它进程通信的信号, 状态机设置 S6 状态作为最后一个状态, 然后跳转回 S0 初始状态。其状态转换及控制输出如图 3 所示。
启动信号, 上升沿有效; EO C 为状态结束标志, 低电平转为高电平时转换结束; O E 为数据输出允许信号, 高电平有效; AL E 为地址锁存允许信号; LO CK 为数据锁存信号。

有限状态机

comreg:PROCESS(clk) --时钟进程和状态转化进程 BEGIN IF clk‘event AND clk=‘1' THEN CASE state IS WHEN s0=> IF x='0' THEN state<=s0； ELSE state<=s1； END IF； WHEN s1=> IF x='0' THEN state<=s0； ELSE state<=s2； END IF； WHEN s2=> IF x='0' THEN state<=s0； ELSE state<=s2； END IF； END CASE； END IF； END PROCESS；
---输出进程
已知米里型电路的状态转换图如图所示，试给出其VHDL描述。描述。例已知米里型电路的状态转换图如图所示，试给出其描述
S
X/Y
0/0
0/0
S0
1/ 0
S1Leabharlann 1/ 0S21/ 1
0/0
该电路有一个输入信号X和一个输出信号Y以及三个状态，因此在描述时需要定义一个仅含S0、S1、S2三个状态的枚举类型，并定义一个信号表示电路状态。VHDL描述如下： 2个进程描述
com1：PROCESS(present_state，x) --状态转换进程 BEGIN CASE present_state IS WHEN s0=> IF x='0' THEN next_state<=s0； ELSE next_state<=s1； END IF； WHEN s1=> IF x='0' THEN next_state<=s0； ELSE next_state<=s2； END IF； WHEN s2=> IF x='0' THEN next_state<=s0； ELSE next_state<=s3 next_state<=s3； END IF； WHEN s3=> IF x='0' THEN next_state<=s0； ELSE next_state<=s3； END IF； END CASE； END PROCESS；

8 VHDL语言状态机

0000_0000_0000_0001
0000_0000_0000_0010 0000_0000_0000_0100 0000_0000_0000_1000 0000_0000_0001_0000 0000_0000_0010_0000 0000_0000_0100_0000 0000_0000_1000_0000 0000_0001_0000_0000 0000_0010_0000_0000 0000_0100_0000_0000 0000_1000_0000_0000 0001_0000_0000_0000 0010_0000_0000_0000 0100_0000_0000_0000 1000_0000_0000_0000
3.摩尔状态机
Moore状态机的输出只与有限状态自动机的当
前状态有关，与输入信号的当前值无关。 Moore有限状态机在时钟CLOCK脉冲的有效边沿后的有限个门延后，输出达到稳定值。即使在一个时钟周期内输入信号发生变化,输出也会在一个完整的时钟周期内保持稳定值而不变。输入对输出的影响要到下一个时钟周期才能反映出来。
Mealy型有限状态机的结构图
1 状态机分类
FSM的设计要点
定义枚举类型表达不同的状态特点；
设置信号表达现有状态和转换的状态；
对每一个现态，利用选择语句，根据控制条
件x决定转换次态;
根据现态和x决定输出y。
1 状态机分类状态机的基本操作
状态机内部状态转换。状态机的下一个状态
由译码器根据当前状态和输入条件决定。产生输出信号序列。输出信号由输出译码器根据当前状态和输入条件决定。
0000
0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 1101 1110 1111

第六章状态机的VHDL设计

WHEN st1=>comb_outputs<="01"; --对应st1的译码输出“01” WHEN st3=>comb_outputs<="11"; IF state_inputs="00" THEN IF state_inputs="11" THEN --根据外部的状态控制输入“00” next_state<=st3; next_state<=st1; ELSE --在下一时钟后，进程REG的状态将维 next_state<=st0; 持为st1 END IF; ELSE END CASE; next_state<=st2; END PROCESS; --否则，在下一时钟后，进程reg的状 --由信号next_state将下一状态值带出此态将为st2 进程，进入时序进程reg END IF; END behave; WHEN st2=>comb_outputs<="10"; --以下依次类推 REG和COM进程间一般是 IF state_inputs="11" THEN next_state<=st2; 并行运行的，但由于敏感 ELSE 信号CLK的设置不同以及 next_state<=st3; END IF; 电路的延迟，在时序上进
END IF; END PROCESS; -由current_state将当前状态值带出此进程，进入组合逻辑进程COM COM:PROCESS(current_state,stat e_inputs) --组合逻辑进程 BEGIN CASE current_state IS --确定当前状态的状态值 WHEN st0=>comb_outputs<="00"; --初始态译码输出 IF state_inputs="00" THEN --根据外部的状态控制输入“00” next_state<=st0; --在下一时钟后，进程REG的状态维持为st0 ELSE next_state<=st1; --否则，在下一时钟后，进程REG 的状态将为st1 5 END IF;

有限状态机的VHDL设计

8.4 米立状态机设计（续2）
例8.3四状态米立状态机的描述。
COM：PROCESS (state, input) -- 依据当前状态和输入信号决定输出信号，与时钟无关 BEGIN CASE state IS WHEN s0=> IF input = '0' THEN output <= "00"; ELSE output <= "01"; END IF; WHEN s1=> IF input = '0' THEN output <= "01"; ELSE output <= "10"; END IF; WHEN s2=> IF input = '0' THEN output <= "10"; ELSE output <= "11"; END IF; WHEN s3=> IF input = '0' THEN output <= "11"; ELSE output <= "00"; END IF; END CASE; END PROCESS; END rtl;
8.3 摩尔状态机设计（续1）
例8.2 四状态摩尔型有限状态机的描述。
BEGIN PROCESS (clk, reset) -- 状态转换的时序进程 BEGIN IF reset = '1' THEN state <= s0; ELSIF (clk'EVENT and clk='1') THEN CASE state IS WHEN s0=> IF input = '1' THEN ELSE END IF; WHEN s1=> IF input = '1' THEN ELSE END IF; WHEN s2=> IF input = '1' THEN ELSE END IF; WHEN s3 => IF input = '1' THEN ELSE END IF; END CASE; END IF; END PROCESS; PROCESS (state) -- 输出由当前状态唯一决定的组合逻辑进程 BEGIN CASE state IS WHEN s0 => output <= "00"; WHEN s1 => output <= "01"; WHEN s2 => output <= "10"; WHEN s3 => output <= "11"; END CASE; END PROCESS;

用VHDL设计有限状态机的方法

用VHDL设计有限状态机的方法现代数字系统的设计一般都采用自顶向下的模块化设计方法。

即从整个系统的功能出发，将系统分割成若干功能模块。

在自顶向下划分的过程中，最重要的是将系统或子系统按计算机组成结构那样划分成控制器和若干个受控制的功能模块。

受控部分通常是设计者们所熟悉的各种功能电路，设计较为容易。

主要任务是设计控制器，而其控制功能可以用有限状态机来实现。

因而有必要深入探讨有限状态机的设计方法。

1 状态机设计的一般方法传统的设计方法是首先绘制出控制器的状态利用VHDL设计状态机，不需要进行繁琐的状态分配、绘制状态表和化简次态方程。

设计者不必使用卡诺(1)根据系统要求确定状态数量、状态转移的条件和各状态输出信号的赋值，并画出状态转移(2)按照状态转移(3)利用EDA工具对状态机的功能进行仿真验证。

下面以离心机定时顺序控制器的设计为例，说明状态机的设计方法。

2 定时顺序控制状态机的设计在化工生产中，离心机用于固、液分离的工艺流程，如系统工作方式如下:当系统处于初始状态或复位信号reset有效时，系统处于复位状态。

按下自动工作键C0，系统进入加料工序并开始自动控制离心机的运行。

以加水工序为例，首先在加水预置数状态(water_ld)时，状态机输出信号FO，开启加水电磁阀及指示灯，同时输出信号G控制选通加水时间预置数，在LD1信号的控制下，将预置数送入COUNTER1。

此时ENA1=1，J=1，使计数器为减计数状态。

然后，在下一个时钟周期进入加水工作状态(water)，并开始减计时。

当计时为零时，计数器发出借位信号R1作为此工序结束的信号送入状态机，使其转入。

已看第五章VHDL有限状态机设计

当前状态。
精品资料
1 有限(yǒuxiàn)状态机的基本概念
1. 说明部分
ARCHITECTURE ...IS
TYPE FSM_ST IS (s0，s1，s2，s3);
SIGNAL current_state, next_state: FSM_ST;
2.主控时序(shíxù)进程
负责状态机运转和在时钟驱动下的状态转换，
精品资料
1 有限(yǒuxiàn)状态机的基本概念
状态机的本质对具有“逻辑顺序”和“时序规律”事件
的一种描述方法。应用思路从状态变量入手，分析每个状态的输入，
状态转移和输出，从而完成电路的功能。首先明确电路的输出关系(guān xì)，这些
输出相当于状态的输出，回溯规划每个状态和状态转移条件与状态输入。
精品资料
1 有限(yǒuxiàn)状态机的基本概念
符号化状态机所谓符号化状态机，就是(jiùshì)在程序的
说明部分使用TYPE语句定义枚举类型，其元素用状态机的状态名来定义。状态变量（如状态机的现态和次态）定义为变量或信号，并将状态变量的数据类型定义为含有既定状态元素的枚举类型。在使用多进程时，为便于信息传递，要将状态变量定义为信号。
运转及状态转换。寄存器逻辑寄存器逻辑的功能：用来存储有限状态机的内部状
态。
精品资料
1 有限(yǒuxiàn)状态机的基本概念
状态机实现三个功能
状态译码：根据输入以及系统当前的状态，
由状态方程来决
定下一状态的状态码。
状态输出：根据当前的状态码决定电路当
前输出。
状态转换(zhuǎnhuàn)：将下一状态转变为
安全性等因素，所以并不经常使用状态转

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计算机技术与应用进展・０２４０
硬币，则给出１盒饮料的同时找回５角钱。这是一个属于Ｍａ型状态机问ｅｌｙ题。状态机的状态转换图如图４所示，投币信号是输入逻辑变量，用Ａ和Ｂ表示，Ａ１＝表示投入一枚１元硬币，Ｂ１＝表示投入一枚５角硬币。输出信号用Ｙ和Ｚ表示，Ｙ１＝表示售出一盒饮料，Ｚ１＝表示找回５角钱。
ＥＩＹＯＯＲＩＮＴＴＭＥＩＳ
ＰＲ（ＯＴ
Ｃ，ＩＳＤＬＧＣ一ＣＯＫＰＲ：Ｔ＿Ｉ；ｄＮＯＬＣ
ＡＢ：ＴｅＩ；－Ｉｕ－，ＩＳＤＬＧＣＮｓＯｐｔｎＳｎｌｉａｇＳｎｌｉａｇ
ＢＥＮＧＩ
ＲＧ：ＲＣＳ（ｄＣ）ＯＥＳ，ＥＩＰＲＰ
ＢＥＮＧＩ
ＩＲ＝＇ＴＮＦｄ０ＨＥ＇
ＣｒｎＳａ＜Ｓ；ｕｒｔｔｅＯｅｔ＝
ＥＳＥ＇ＶＥＬＩＣＰＥＮＴＡＮＤＣＰ＝＇ＴＮ１ＨＥ＇
态译码电路较少。
３ｏ型状态机的描述Ｍｏｒｅ
用ＶＤ描述状态转换图如图３ＨＬ所示的状态机，该状态机属于Ｍｏｒ型，状态机有四种状态，分别是Ｓ，，，ｏｅＯＳＳｌ２Ｓ。有一个状态输入信号Ａ和一个状态输出信号Ｙ３ｏ用ＶＤ描述ＭＯＥ型ＨＬＯＲ状态机时，需要区分组合逻辑电路部分和时序逻辑电路部分。用一个ＰＯＥＳＲＣＳ语句描述Ｎ组合逻辑电路和输出组合逻辑电路，Ｓ用另一个ＰＯＥＳＲＣＳ语句描述当前状态寄存器，属于时序逻辑电路。ＰＯＥＳ用ＲＣＳ语句描述时序逻辑电路要用到ＩＣ＇ＥＴＤＦＥＮＡＣＰＶＮＰ＝１１．ＴＥＨＮ语句，并且要把时钟信号引入敏感信号列表中。因为ＭＯＥ型状态机的输出只与当前的状态有关，所以在描述ＯＲ图３ｏ型状态机状态转换图Ｍｏｒｅ组合逻辑电路的进程中用ＣＳ－Ｅ语句判别有限状态ＡＥＷＨＮＦＬＥＥＤ语－机的四个状态，把输出信号变量的赋值语句放在Ｉ－ＬＥＥＤ语句之后，而不能放在ＩＥＳ－ＮＦＳ－ＮＥ
ＳＧＡＳｔＥＭ；ＩＮＬｅ：ＴＴｅｔａＳＡｓ
ＣｕｒｎＳａｅｒｅｔｔｔ
０／００
图４ａＭｅｌｖ型状态机状态转
ＳＧＡＮｘｔｅ：ＴＴｅＡＥＭ；ＩＮＬｔａｅＳｔＳｓ
一ＮｅｔｔｘＳａｅｔ
．．．－
７３０
路的输入信号态机的当状态，此，Ｐ有效化时信号化。是状前因在Ｃ发生变输出变而在Ｍａ型机ｅｙ状态ｌ
中，输出组合逻辑电路的输入信号是状态机的当前状态和状态机的输入信号Ａ。因此，当ＣＰ发生有效变化时和输入信号改变时输出信号都可能改变。
专用集成电路上，这样最大程度地缩短了设计和开发时间，降低了成本，提高了系统的可靠性汇－。１３本－１
文以有限状态机的设计和应用来说明ＶＤ语言在逻辑电路硬件设计中的应用。ＨＬ
２有限状态机（ｎｅｅｈｅＦｉＳｔａｉ）ｉｔｔＭｃｎａ
有限状态机Ｆｉｔｅｈｅ是由状态寄存器和组合逻辑电（ｉｔＳｔＭｃｉ）ｎｅａｎａ路构成的，能够根据控制信号按照预先设定的状态进行状态间转移，是协调相关信号动作、完成特定操作的控制中心，属于一种同步时序逻辑电路。状态机分为Ｍｏ型和Ｍａ型。Ｍｏ型状态机中，ｏｒｅｅｌ在ｏｒｙｅ状态机的输出信号只是当前状态的函数，与输入信号无关。ｏｒ型状态机的内部结构图如图１Ｍｏｅ所示。而在Ｍａ型状态机中，ｅｌｙ状态机的输出信号是当前状态和输入信号的函数，ａ型状态机的内Ｍｅｙｌ部结构图如图２所示。［５４１，常用的状态机由三个部分组成。即当前状态寄存器（ｕｅＳｔＣｒｎｔｅｒｔ，简称Ｃ、下一状态组合逻辑ａＳ）（ｔ，简称Ｎ）ＮｘＳｔｅｔｅａＳ和输出组合逻辑（ｕＬｇ，简称Ｏ）ＯｔｔｃｕｏｉｐＬｏ当前状态寄存器的任务是保存当前状态Ｃｒｎｓｔ当ｕｅｔｅ前状态的实现是ｒｔ。ａ在状态时钟信号Ｃ发生有Ｐ效变化时，通过对状态寄存器进行赋值，其输入信号是ＮＳ组合逻辑电路的输出信号（ｅｔｔｅ，其Ｎｘｓｔｓａｅ）输出将作为输出组合逻辑和Ｎ组合逻辑电路的输入。ｄＳＲ是异步复位端，低电平有效。ＮＳ组合逻辑电路的作用是根据状态机的输入信号Ａ和当前状态Ｃｒｎｔｕｅｔｔｅ确定下一个状态ｒ一ａｓＮｘｓｔ的取值。ｅｔｅｔａ输出组合逻辑电路的任务是确定状态机的对外输出信号Ｙ在Ｍｏ型状态机中，。ｏｒｅ输出组合逻辑电
向（ｏｏ－）上ｂｔｍｕ的设计也ｐ支持从顶向（ｐｏｎ的设计，同时也支持结构、行为和数据流三种形下ｔ－ｗ）ｏｄ
式的混合描述。在使用ＶＤＨＬ语言进行逻辑电路设计时，不需要考虑特定电路制造工艺的影响，其设计覆盖所有的逻辑电路形式。其语法结构以严谨著称，适合于复杂逻辑电路的设计。设计者可以利用ＶＤＨＬ描述设计的电路，然后利用ＥＡ工具进行综合和仿真，形成目Ｄ标文件，最后将系统实现在ＰＤ芯片或Ｌ
共定义了４个当前状态，４个状态的含义是：Ｓ：Ｏ投币时，售货机内没有硬币；Ｓ：ｌ投币时，售货机内已有５角；Ｓ：币时，售货机内已有１２投元；Ｓ：币时，售货机内已有１５３投元角。自动售货机的ＶＤＨＬ描述如下：
ＬＢＡＲＩＥ；ＩＲＹＥＥ
个ＰＯＥＳ句述，样的序构分明便于读，用较杂电设用个ＲＣＳ语描这编出程结层次，阅适于复路的计。两
ＰＯＥＳＲＣＳ语句描述的方法是把Ｎ组合逻辑电路和输出组合逻辑电路在一个ＰＯＥＳＳＲＣＳ语句中描述，用另一个ＰＯＥＳＲＣＳ语句描述当前状态寄存器。在ＶＤＨＬ中，可以用枚举型数据类型定义一个状态变量数据类型，状态变量的元素用符号表示。例
计算机技术与应用进展．０４－０２
基于ＶＤ语言的有限状态机设计方法’ ＨＬ
朱维勇傅桂生
合肥工业大学电气与自动化学院２００３０９摘要在数字逻辑电路设计中，有限状态机是数字逻挥电路的重要组成部分，在工业控制领域应用广泛，很多复杂的逻辑控制问题都可以用有限状态机来描述。文章介绍两类有限状态机的结构
原理和设计特点，利用ＶＤ语言中的ＨＬ结构描述语句和从顶向下（ｐｏｎ设计对有限状态ｔ－ｗ）ｏｄ的机
进行结构化和层次化描述，通过典型的实例说明利用ＥＡ工具实Ｄ现逻辑电路的设计方法有效性。关健词ＶＤＨＬ有限状态机逻辑电路设计
１引
言
ＶＤ语言作为一种标准的硬件描述语言，支持从系统级到门级电路的所有层次描述，既支持自ＨＬ底
图１ｏｅＭｏｒ状态机的内部结构
图２ｅｌ状态机的内Ｍａｙ部结构
用ＶＤＨＬ描述状态机常用的方法有：三个ＰＯＥＳ语句描述和两个ＰＯＥＳ语句描述。三个ＲＣＳＲＣＳＰＯＥＳ语句描述的方法是把ＮＲＣＳＳ组合逻辑电路、ＣＳ当前状态寄存器和ＯＬ输出组合逻辑电路各用一
作者简历：朱维勇，男，１６年生，硕士学位，讲师，现从事电子技术和计算机应用等学科的教学与研究工作．９３
荃于ＶＤ语言的有限状态机设计方法ＨＬ
巨口目皿曰．．．．口口目目口口．．．．．．．里里旦旦旦旦旦口旦口口．巨鱼鱼里鱼里圈皿恤里曰一国口鱼鱼鱼鱼皿鱼口
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如语句ＴＰＳＡＥＩ（，，，）ＹＥＴ－ＳＳＳＳ；用来定义ＳＡＥ是一个新的数据类型，名称是ＴＭＳ１２３ＯＴＴ－Ｍ
＂ＴＴＭ。定义数据类型的元素是Ｓ，，，。ＳＡＥ＂ＯＩ２３其状态编码由ＳＳＳ具体的ＶＤＨＬ综合工具确定。也可以直接对状态变量进行编码，状态机的编码方式很多，如格雷码，ｎ－ｔｏｅｏ码等，ｈ每种编码方式均有各自的特点，如格雷码译码时不会产生毛刺，但电路结构复杂；ｎ－ｔ尽管编码电路较大，ｏｅｏ码，ｈ但是需要的状
）；
ＥＮＤＡＬＩＭＥＹ；ＡＲＣＴＣＵＲＣＦＥＹＩＨＩＥＴＥＯＭＡＬＩＳ
０／０００／００
ＹＺ：ＵＳＤＬＧＣｔｔ．ｕｕ，ＯＴｅＩ．ｐＴｓＯＯ
ＴＰＳＡＥＩ（０Ｓ，Ｓ）ＩＳ，；ＹＥＴ－Ｓ，２３ＴＭＳＤｃｒ－ｔｅｅｌｅ－ａＴｐｅａＳｔｙ
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