$readmemh用法 -回复
verilog系统函数解读
Verilog 中常用的系统函数(2011-12-06 14:54:39)转载▼标签：分类：FPGA的研究杂谈Verilog HDL常用的系统任务1.$display(<输出格式控制列表>,<输出列表>)；//显示变量的值或变量的范围，自动加换行如：$display(“dout=%d dout”,dout);2.$write();//和上面的用法相同，但是不会自动加换行3.$monitor(<格式控制>，<输出列表>);//在多模块调试的情况下，许多模块中都调用了$monitor,因为任何时刻只能有一个$monitor起作用，因此需配合$monitoron与$monitoroff使用，把需要监视的模块用$monitoron打开，在监视完毕后及时用$monitoroff关闭，以便把$monitor 让给其他模块使用。
$monitor与$display的不同处还在于$monitor 往往在initial块中调用，只要不调用$monitoroff,$monitor便不间断地对所设定的信号进行监视。
4.$time系统函数：返回64位的整数来表示当前的仿真时刻； $realtime系统函数：返回一个实型数表示当前仿真时刻。
都以模块的仿真时间尺度为基准。
5.$monitor($realtime,,"set=%b",set);//其中一个用法5.系统任务$finish:退出仿真器，返回操作系统6.系统任务$stop：暂停仿真器7.系统任务$random:$random%b或者{$random}%b8.系统任务$readmemb和$readmemh:用于从文件中读取数据到寄存器中，任何时候都可以被执行（数据方向：文件>>寄存器）；有以下用法：1) $readmemb("<数据文件名>",<存贮器名>);2) $readmemb("<数据文件名>",<存贮器名>,<起始地址>);3) $readmemb("<数据文件名>",<存贮器名>,<起始地址>,<结束地址>);4) $readmemh("<数据文件名>",<存贮器名>);5) $readmemh("<数据文件名>",<存贮器名>,<起始地址>);6) $readmemh("<数据文件名>",<存贮器名>,<起始地址>,<结束地址>);其中文件中的地址表示方式@hhhh--hh,但是寄存器中的地址可直接用数表示。
第11章-Verilog仿真与验证
6. $random
$random是产生随机数的系统函数，每次调用该函数将返 回一个32位的随机数，该随机数是一个带符号的整数。
7. 文件输出
与C语言类似，Verilog也提供了很多文件输出类的系统任 务，可将结果输出到文件中。这类任务有：$fdisplay、 $fwrite、$fmonitor、$fstrobe、$fopen和$fclose等。 $fopen用于打开某个文件并准备写操作，$fclose用于关 闭文件，而$fdisplay、$fwrite、$fmonitor等系统任务则 用于把文本写入文件。
$display ($time,,,”a=%h b=%h c=%h”,a,b,c);
1. $display与$write
格式控制符
格式控制符
说明
%h或%H 以16进制形式显示 %d或%D 以10进制形式显示 %o或%O 以8进制形式显示 %b或%B 以2进制形式显示 %c或%C 以ASCII字符形式显示 %v或%V 显示net型数据的驱动强度 %m或%M 显示层次名 %s或%S 以字符串形式输出 %t或%T 以当前的时间格式显示
Verification consumes about:
70% of the design effort 80% of the total code volume Verification engineers twice as RTL designers
The methodologies to reduce the verification time
0 1 1 : 1;
1 0 0 : 0;
1 0 1 : 1;
1 1 0 : 1;
modesim 高级教程
将鼠标移至资源窗口变量上，即显示变量当前值。
观察列表（续）保存列表先Undock列表窗口 菜单File->Write List->Tabular (Events)观察存储器改变地址与内容的显示方式右键->Properties地址快速定位地址地址栏上右键->Goto查找列表中的值主窗口菜单Edit->Signal Search 列表窗口菜单Edit->Search导出数据File（右键）->Export->Memory Data设置列表标签选择一行，右键Add Maker 在菜单View->Goto->中迅速定位到该时间行初始化存储器File（右键）->Import->Memory Data 或者选择一个数，右键Edit，Enter主要内容一 、Modelsim 简介 二 、Testbench 的编写 三、后仿真实例讲解 四 、Modelsim 高级应用二 、Testbench 的编写1.Testbench的基本结构 2.Testbench激励的产生 3.Testbench常用语言结构 4.Testbench的矢量波形输入 5.Testbench常用系统任务 6.Testbench实例11编写Testbench的目的与过程编写Testbench的目的是对硬件描述语言写的 电路进行仿真，从而验证电路的功能与性能是 否与预期的设计相符。
编写Testbench的过程产生测试电路的激励信号 将激励信号加到被测试模块并观察其输出响应 将输出的响应与期望的值进行比较1、 Testbench的基本结构`timescale 1ns/1ps module testbench； 信号或变量定义声明； 产生激励波形； 例化设计模块； 监控比较输出响应； endmodulemodule verge_test_tb ; reg [7:0] data_in ; wire [7:0] data_out ; initial begin …. end verge_test DUT ( .data_in (data_in ) , .data_out (data_out ) , .bmp_true (bmp_true ) , .clk (clk ) );……endmodule在Modelsim中，简单模块的激励也可以直接用波 形编辑器产生。
verilog readmemh使用
verilog readmemh使用Verilog是一种硬件描述语言，广泛应用于数字电路设计和硬件验证。
在Verilog中，readmemh是一个用于从文件中读取数据并存储到内存中的内置函数。
本文将介绍如何使用Verilog的readmemh函数，并说明其在数字电路设计中的应用。
我们需要了解readmemh的语法和用法。
readmemh函数的语法如下：readmemh(file, memory)其中，file是一个字符串，代表要读取的文件名；memory是一个内存变量，用于存储从文件中读取的数据。
readmemh函数会按照十六进制的格式读取文件中的数据，并将其存储到memory变量中。
文件中的每一行都会被解析为一个十六进制数，并按顺序存储到memory中。
下面是一个使用readmemh函数的例子：module example;reg [7:0] memory [0:255];initial begin$readmemh("data.txt", memory);endendmodule上述代码中，我们定义了一个包含256个8位寄存器的内存变量memory。
然后，我们使用readmemh函数从data.txt文件中读取数据，并将其存储到memory中。
readmemh函数可以用于初始化内存中的数据，这在数字电路设计中非常有用。
例如，我们可以将一个存储着程序指令的文件读取到内存中，以便在仿真或实际硬件中执行。
readmemh函数还可以用于从文件中读取测试数据。
在数字电路设计中，我们经常需要使用一组输入数据对电路进行测试。
通过将测试数据存储在文件中，并使用readmemh函数读取，我们可以方便地加载测试数据到仿真环境中。
readmemh函数的灵活性还允许我们处理不同格式的文件。
除了十六进制格式，readmemh函数还支持二进制和八进制格式。
我们只需要将文件的扩展名更改为相应的格式（例如，.bin文件表示二进制格式，.oct文件表示八进制格式），然后在readmemh函数中指定文件名即可。
Verilog的基本语言要素
–
科学表示法表示方式：
<尾数><e或E><指数>， 表示： 尾数×10指数
6.3 32e- 4 4.1E3
decimal notation scientific notation for 0.0032 scientific notation for 4100
.12 9. .2e-7
系统任务及函数
$<标识符> • $符号指示这是系统任务和函数 • 系统函数有很多：
编译指令(Compiler Directives)
• 宏编译指令 • 条件编译指令 • 文件包含编译指令 • 时间标度编译指令
宏编译指令- `define、 `undef
宏编译指令`define提供了一种简单的文本替换(substitution)的功能 `define <macro_name> <macro_text>
数值前面加‘+’和‘-’表示数的正负
•
指定位宽的基数格式
<size><’base><value> 其中 size ：指定数的二进制位宽的大小。由十进制数表示。缺省为32位。 ’ base：数基，可为2(b)、8(o)、10(d)、16(h)进制。缺省为10进制 ’b ’o ’d ’h ’sb ’so ’sd ’sh
编译指令(Compiler Directives)
• ( `)符号标识一个编译指令 • 编译指令句末不加； • 这些编译指导使仿真编译器进行一些特殊的操作 • 编译指令对所有被编译的文件都有效，一直保持有效 直到被覆盖或解除，或整个编译结束。 • `resetall 复位所有的编译指令为缺省值，应该在其它 编译指令之前使用
Verilog Modelsim 文件操作
Verilog Modelsim 文件操作（$fopen,$fwrite,$fscanf,$fclose）使用While循环，如不是最后一行，则一直读取，类似c语言的while(!foef(fp_r)) {}。
转：系统函数＄fopen用于打开一个文件，并还回一个整数指针．然后，＄fdisplay就可以使用这个文件指针在文件中写入信息，写完后，则可以使用＄fclose系统关闭这个文件例如：integer write_out_file;／／定义一个文件指针integer write_out_file=$fopen("write_out_file.txt");$fdisplay(write_out_file,"@%h\n％h"，addr，data)；＄fclose("write_out_file");以上语法是将addr，data分别显示在＂@%h\n％h＂中的２个％h的位置，并写入write_out_file文件指针所指向的write_out_file.txt中．从文件中读取数据，可以用 $readmemb $readmemh 从文件中读入数据，该文件格式是一定的．reg［７：０］data［４７：０］；$readmemh（"file_name．txt",data ）；就是将file_name．txt中的数据读入到data数组中，然后就可以使用这些数据了．还有一种方式可以把指定的数据放入指定的存储器地址单元内，就是在存放数据的文本文件内，给相应的数据规定其内存地址，形式如下：@address_in_hexadecimal data＠2f20两个系统任务可以在仿真的任何时刻被执行使用，其使用格式共有以下六种：1) $readmemb("<数据文件名>",<存贮器名>);2) $readmemb("<数据文件名>",<存贮器名>,<起始地址>);3) $readmemb("<数据文件名>",<存贮器名>,<起始地址>,<结束地址>);4) $readmemh("<数据文件名>",<存贮器名>);5) $readmemh("<数据文件名>",<存贮器名>,<起始地址>);6) $readmemh("<数据文件名>",<存贮器名>,<起始地址>,<结束地址>);在这两个系统任务中，被读取的数据文件的内容只能包含：空白位置(空格，换行，制表格(tab)和form-feeds)，注释行(//形式的和形式的都允许)，二进制或十六进制的数字。
verilog 中文件输入／输出任务
系统函数＄fopen用于打开一个文件，并还回一个整数指针．然后，＄fdisplay就可以使用这个文件指针在文件中写入信息，写完后，则可以使用＄fclose系统关闭这个文件例如：integer write_out_file;／／定义一个文件指针integer write_out_file=$fopen("write_out_file.txt");如果打开的文件放在某个目录下，则路径写法为integer write_out_file=$fopen("XX/YYY/ZZZ/write_out_file.txt"); $fdisplay(write_out_file,"@%h\n％h"，addr，data)；＄fclose("write_out_file");以上语法是将addr，data分别显示在＂@%h\n％h＂中的２个％h的位置，并写入write_out_file文件指针所指向的write_out_file.txt 中．从文件中读取数据，可以用$readmemb $readmemh 从文件中读入数据，该文件格式是一定的．reg［７：０］data［４７：０］；$readmemh（"file_name．txt",data ）；就是将file_name．txt中的数据读入到data数组中，然后就可以使用这些数据了．还有一种方式可以把指定的数据放入指定的存储器地址单元内，就是在存放数据的文本文件内，给相应的数据规定其内存地址，形式如下：@address_in_hexadecimal data＠2f20两个系统任务可以在仿真的任何时刻被执行使用，其使用格式共有以下六种：1) $readmemb("<数据文件名>",<存贮器名>);2) $readmemb("<数据文件名>",<存贮器名>,<起始地址>);3) $readmemb("<数据文件名>",<存贮器名>,<起始地址>,<结束地址>);4) $readmemh("<数据文件名>",<存贮器名>);5) $readmemh("<数据文件名>",<存贮器名>,<起始地址>);6) $readmemh("<数据文件名>",<存贮器名>,<起始地址>,<结束地址>);在这两个系统任务中，被读取的数据文件的内容只能包含：空白位置(空格，换行，制表格(tab)和form-feeds)，注释行(//形式的和/*...*/形式的都允许)，二进制或十六进制的数字。
Testbench
Testbench作者：桂。
时间：2017-08-15 07:11:50前⾔ Testbench主要⽤于module的测试，这⾥仅记录⼀般的操作流程。
〇、verilog与C的区别 。
RTL级的verilog其实就是常说的verilog语⾔中可综合的那部分，它是verilog语⾔的⼀个⼦集。
所谓的RTL级建模，其实也就是⽤verilog 语⾔去描述实际电路的⾏为，⽐如⽤verilog语⾔去描述⼀个ram或者是⼀个移位寄存器。
对于这个层次上的建模，最重要的思想就是“硬件意识”，也就是说，我们在写代码的时候，⼤脑⾥要先知道我们设计的是什么样的电路，然后再⽤verilog语⾔将它描述出来。
其实，在出现硬件描述语⾔之前，电路设计都是⽤原理图去搭的，这种设计过程也是我们⼼中先有了电路，然后⽤⼀种计算机能够识别的⽅式进⾏描述，现在的verilog HDL只是相当于我们有了更先进的描述⽅法，但是在RTL级的设计过程还是不变----⼼中先有电路，再将它翻译成verilog代码。
刚才我们说了，RTL的设计其实就是⽤verilog去描述电路的⾏为，那么，我们要怎么去理解这个“电路的⾏为”呢？第⼀，电路在物理上是并⾏⼯作的。
我们知道，在写C程序的时候，由于CPU在任⼀时刻最多只能执⾏⼀条指令，程序都是顺序执⾏的，即使是我们平时说的多任务操作系统，所谓的并⾏任务也只是从宏观上来说的（⼈感觉不到⽽已），但从微观上来说它仍然是顺序执⾏的。
所以我们设计C程序时思维是串⾏或者说是并⾏的。
所以看语⾔不能从上往下看调⽤逻辑，⽽是要抓住数据的流向，各个In/out的调⽤顺序。
但是数字电路设计则不然，数字电路芯⽚⽆⾮是由⼀些门电路和触发器组成，从物理上看，在任何时刻，芯⽚内部各部分电路都是同时⼯作的。
所以在设计的时候，我们需要以⼀种并发的思维去思考。
以下⾯例⼦为例：例3：always @(posedge clk or negedge rst_n)beginif ( rst_n == 1'b0 )beginwren <= 1’b0;rden <= 1’b0;endelsebeginwren <= a&b;rden <= c&d;endend 在综合成实际电路之后，wren和rden的赋值是同时进⾏的，并不会因为wren在rden前⾯就先对wren赋值（其实将赋值理解⾼低电平的传递会更好⼀些）。
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$readmemh用法-回复
[readmemh用法]是Verilog语言中一种用于从文件中读取存储器初始化值的系统函数。
该函数的作用是从一个十六进制文件中读取数据并初始化存储器。
在Verilog中，存储器被用来存储大量的数据。
在仿真或合成过程中，通过初始化存储器来为其赋予初始值，以便正确地仿真或合成。
而[readmemh用法]正是用于初始化存储器的一种常用方式。
使用[readmemh用法]的步骤如下:
1.准备一个包含十六进制数据的文件。
文件中的每一行表示存储器的一个地址和对应的十六进制值。
每个地址和值之间用空格或制表符隔开。
例如，一个存储器总共有8个地址（从0到7），文件的内容可能如下所示:
0 3F
1 22
2 09
3 1A
4 4D
5 FF
6 13
7 5A
2.在Verilog代码中声明一个存储器实例。
如下所示:
reg [7:0] memory [0:7];
该语句声明了一个8位长的存储器实例，该存储器有8个地址（从0到7）。
3.使用[readmemh用法]函数初始化存储器。
如下所示:
initial begin
readmemh("data_file.txt", memory);
end
该语句指示Verilog编译器读取名为"data_file.txt"的文件，并将文件中的值按顺序初始化到存储器实例"memory"中。
这里的"data_file.txt"是第一步中准备的包含十六进制数据的文件名。
4.在仿真或合成过程中，存储器中的值会被按照文件中的顺序读取并初始化。
通过访问存储器的不同地址，可以获得存储器中对应地址的值。
使用[readmemh用法]时，需要注意以下几点：
- 文件名的拓展名应为".txt"或".dat"。
- 文件中的地址和值必须以十六进制的形式表示。
- 文件中的每个地址和值需要用空格或制表符隔开。
- 存储器实例的宽度（bit width）必须与数据文件中的数据宽度一致。
总结起来，[readmemh用法]是Verilog中用于从文件中读取存储器初始化值的函数。
通过遵循上述步骤，可以方便地从一个十六进制文件中初始化存储器，并在仿真或合成过程中使用。
这种方式为开发人员提供了更加灵活和可重用的设计方案，同时减少了手动硬编码初始化值的工作量。