数字电路讲义-第六章wv2-2013
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《数字电子技术 》课件第6章
图6.3 SRAM存储元
2. DRAM存储元 静态MOS管组成的存储元中管子数目较多， 不利于提 高集成度。 为了克服这些缺点， 人们利用大规模集成工艺， 研制出了动态DRAM。 DRAM存储信息的原理基于MOS管 栅极电容的电荷存储效应。 由于漏电流的存在， 电容上存储的信息不能长久保持， 因而必须定期给电容补 充电荷， 以免存储的信息丢失， 这种操作称为再生或刷新。
图6.5 随机读/写存储器位扩展方式
2. 字扩展方式 字扩展的方法是将地址线、 输出线对应连接, CS分别与译码器的输出端连接。 图6.6所示为4片256×8 RAM扩展为1024 ×8 RAM， 需要有10根地址输入线。
图6.6 随机读/写存储器字扩展方式
然而每片集成电路上的地址输入端只有8位(A0~A7)， 给出的地址范围全部是0～255， 无法区分4片中同样的地址 单元。 因此增加了两位地址代码A8、A9， 使地址代码增加 到10位， 才得到1024地址。 图6.6中通过2线-4线译码器选 择每片RAM的片选端CS， 当CS=0时， 该片被选中工作, 当 CS=1时， 该片RAM不工作， 从而实现了4片RAM轮流选通 工作。
3. 可擦除可编程只读存储器 可擦除可编程只读存储器(EPROM)不仅可以编程, 而且 写入的信息可以擦除， 从而再编入新的信息， 即可多次编 程。 因此熔丝结构、 二极管结构不能作为EPROM的编程单 元， 而应采用浮栅型MOS管。 编程时， 给写入“0”信息的 MOS管的浮栅充电； 若要擦除信息， 则以紫外光照射使浮 栅上所积累的电荷消失。
地址译码电路实现地址的选择。 在大容量的存储器中， 通常采用双译码结构， 即将输入地址分为行地址和列地址 两部分， 分别由行地址译码电路、 列地址译码电路译码。 行地址译码电路、 列地址译码电路的输出作为存储矩阵的 行地址选择线、 列地址选择线， 由它们共同确定欲选择的 地址单元。 地址单元的个数N与二进制地址码的位数 n满足关系式N=2n。 图6.2是一个1024×4位的RAM实例。
数模电路应用基础(上册)第6章
• 6.2.4 边沿触发器
• 在边沿触发器中。 触发器的状态也是在时钟脉冲的上升沿或者下降 沿到达的瞬间发生改变的。 并且是随着外部激励信号的改变而改变。 解决了主从触发器需要确定主触发器状态的问题。
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6.2 触发器
• 边沿触发器的结构有多种。 下面以维持－阻塞D触发器为例介绍其中 一种。 如图6-11所示。
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6.2 触发器
• 根据状态转移图。 可以得到同步RS触发器的特性方程为
• 在特性方程中没有考虑时钟CP。即这个特性方程是在CP=1时有效。
• 6.2.3 主从触发器
• １. 主从RS触发器 • 主从RS触发器是由两个同步RS触发器构成的。 如图6-9所示。
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6.2 触发器
发器的状态不会改变。习惯上称保持。
• (4) 当R=1。S=1时。 也就是基本RS触发器中 =0。S =0。触发器的
次态将无法确定。 故称不定状态。 这个状态应该被禁用。 • 由上分析可知。 同步RS触发器在CP=0时。触发器的状态不变。 此
时不接收激励信号。 而CP=1期间。 触发器接收激励信号。状态随着 RS的改变而改变。CP=1期间。 状态转移真值表如表6-3所示。
• 主从RS触发器分成主触发器和从触发器两部分。 这两部分都是同步 RS触发器。 主、从两个触发器是由一对互补的时钟信号CP控制的。 即当CP=0时。 主触发器的状态不变。从触发器状态改变。 反之。 当CP=1时。 主触发器的状态改变。 从触发器的状态不变。 主、从 两个触发器的状态都是在时钟作用的这段时间随着各自的激励信号而 改变的。
第6章 时序逻辑电路
• 6.1 时序逻辑电路概述 • 6.2 触发器 • 6.3 时序逻辑电路的分析 • 6.4 时序逻辑电路设计 • 6.5 常用时序逻辑电路
• 在边沿触发器中。 触发器的状态也是在时钟脉冲的上升沿或者下降 沿到达的瞬间发生改变的。 并且是随着外部激励信号的改变而改变。 解决了主从触发器需要确定主触发器状态的问题。
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6.2 触发器
• 边沿触发器的结构有多种。 下面以维持－阻塞D触发器为例介绍其中 一种。 如图6-11所示。
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6.2 触发器
• 根据状态转移图。 可以得到同步RS触发器的特性方程为
• 在特性方程中没有考虑时钟CP。即这个特性方程是在CP=1时有效。
• 6.2.3 主从触发器
• １. 主从RS触发器 • 主从RS触发器是由两个同步RS触发器构成的。 如图6-9所示。
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6.2 触发器
发器的状态不会改变。习惯上称保持。
• (4) 当R=1。S=1时。 也就是基本RS触发器中 =0。S =0。触发器的
次态将无法确定。 故称不定状态。 这个状态应该被禁用。 • 由上分析可知。 同步RS触发器在CP=0时。触发器的状态不变。 此
时不接收激励信号。 而CP=1期间。 触发器接收激励信号。状态随着 RS的改变而改变。CP=1期间。 状态转移真值表如表6-3所示。
• 主从RS触发器分成主触发器和从触发器两部分。 这两部分都是同步 RS触发器。 主、从两个触发器是由一对互补的时钟信号CP控制的。 即当CP=0时。 主触发器的状态不变。从触发器状态改变。 反之。 当CP=1时。 主触发器的状态改变。 从触发器的状态不变。 主、从 两个触发器的状态都是在时钟作用的这段时间随着各自的激励信号而 改变的。
第6章 时序逻辑电路
• 6.1 时序逻辑电路概述 • 6.2 触发器 • 6.3 时序逻辑电路的分析 • 6.4 时序逻辑电路设计 • 6.5 常用时序逻辑电路
数字电路ppt课件
主要的工具是逻辑代数，电路的功能用真值表、
逻辑表达式及波形图表示。
3
模拟电路研究的问题
基本电路元件: 基本模拟电路:
•晶体三极管 •场效应管 •集成运算放大器
• 信号放大及运算 (信号放大、功率放大） • 信号处理（采样保持、电压比较、有源滤波） • 信号发生（正弦波发生器、三角波发生器、…）
4
数字电路研究的问题
长中含反， 去掉反。
A B(A A) A B
例如：A ABC DE A BC DE
被吸收
32
3.混合变量的吸收： AB AC BC AB AC
证明： AB AC BC
1
AB AC (A A)BC
正负相对， 余全完。
AB AC ABC ABC AB AC
BA BD BC
38
吸收
例如： AB AC BCD AB AC BC BCD AB AC BC AB AC
33
五、摩根定理
AB AB AB AB
还有更多变量
可以用列真值表的方法证明：
A
B A•B A • B A
B AB
00 01
1
11
01 01
1
01
10 01
0
11
11 10
0
00
34
反演定理：将函数式 F 中所有的
C
开关断为逻辑“0”
E
F
灯亮为逻辑“1”
灯灭为逻辑“0”
20
E
真值表 AB 00 00 01 01 10 10 11 11
A B C
CF 00 11 01 11 01 11 01 11
真值表特点： 任1 则1, 全0则0。
《数字电子技术》课件第六章
Q1nQ2n Q3n
C Q3n
根据方程可得出状态迁移表， 如表 6－1 所示， 再由 表得状态迁移图， 如图 6－2 所示。 由此得出该计数器为 五进制递增计数器， 具有自校正能力(又称自启动能力)。
所谓自启动能力， 指当电源合上后， 无论处于何种状 态， 均能自动进入有效计数循环; 否则称其无自启动能力。
J 3 Q1nQ2n
___ ___
次态方程和时钟方程为 Q1n1 Q3n Q1n
___
Q2n1 Q2n
K3 1 CP1 CP CP2 CP1
___
Q3n1 Q1nQ2n Q3n
CP3 CP
由于各触发器仅在其时钟脉冲的下降沿动作，其余 时刻均处于保持状态，故在列电路的状态真值表时必须 注意。
(1) 当现态为000时，代入Q1和Q3的次态方程中，可
知在CP作用下Qn+1=1,
Q n 1 3
0
，
由于此时CP2=Q1,
Q1由
0→1 产生一个上升沿，用符号↑表示，故Q2处于保持状
态， 即 Q2n1 Q2n 0 。 其次态为 001。
(2)
当现态为
001
时，
Q n1 1
0,
Q n1 3
0
，此
z Q1n
(2) 列出状态真值表。 假定一个现态， 代入上述次态方程中得相应的次态， 逐个假定列表表示即得相应的状态真值表， 如表 6－3 所示。
(3) 画出状态迁移图。 由状态真值表可得出相应的状态图， 如图 6－8 所示。
图 6-8 例 3 状态迁移图
(4) 画出给定输入x序列的时序图。 根据给出的x序列， 由状态迁移关系可得出相应的次 态和输出。 如现态为 00， 当x=1 时， 其次态为 01， 输出 为0； 然后将该节拍的次态作为下一节拍的现态， 根据输 入x和状态迁移关系得出相应的次态和输出， 即 01 作为第 二节拍的现态。 当x=0 时， 次态为 11， 输出为 0， 如此 作出给定x序列的全部状态迁移关系， 如下所示， 其箭头 表明将该节拍的次态作为下一节拍的现态。
数字电路讲义-第六章
并串输入并串输出有误第六节移位寄存器二集成4位通用移位寄存器单向移位双向移位第六节移位寄存器二集成4位通用移位寄存器二集成4位通用移位寄存器二集成4位通用移位寄存器二集成4位通用移位寄存器移位寄存器的扩展三移位寄存器的直接应用三移位寄存器的直接应用串转换器74ls166串并入串出串转换器74ls166串并入串出三移位寄存器的直接应用串转换器74ls166串并入串出三移位寄存器的直接应用串转换器74ls166串并入串出三移位寄存器的直接应用串并转换器74ls164串入串并出三移位寄存器的直接应用串并转换器74ls164串入串并出串并转换器74ls164串入串并出串并转换器74ls164串入串并出串转换器74ls166串并入串出三移位寄存器的直接应用三移位寄存器的直接应用数据串行传输的发送与接收四移存型计数器1
M= (100000000-10010111)2=(105)10
六、集成同步二进制 可逆 计数器
1、同步单时钟二进制可逆计数器——74LS169
74169
六、集成同步二进制 可逆 计数器
2、同步双时钟二进制可逆计数器——74LS193
双时钟的工作原理
七、集成同步BCD码计数器
0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 0000
外部连接电路直接列出状态转换表，从而判断整个电路的 功能
步骤：
1.观察电路，写出电路存储器中各触发器的激励函数、电路 输出函数
步骤：
1.观察电路，写出电路存储器中个触发器的激励函数、电路 输出函数
2.由触发器的特征方程和激励函数求出存储器的输出方程， 即新的状态方程
3.列出状态状态转换表 4.画出相应的状态转换图 5.视需要画出电路的输入输出波形图 6.最后判断电路的逻辑功能，并评述其优缺点 对中规模功能块构成的电路，可根据这类器件的功能表和
M= (100000000-10010111)2=(105)10
六、集成同步二进制 可逆 计数器
1、同步单时钟二进制可逆计数器——74LS169
74169
六、集成同步二进制 可逆 计数器
2、同步双时钟二进制可逆计数器——74LS193
双时钟的工作原理
七、集成同步BCD码计数器
0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 0000
外部连接电路直接列出状态转换表，从而判断整个电路的 功能
步骤：
1.观察电路，写出电路存储器中各触发器的激励函数、电路 输出函数
步骤：
1.观察电路，写出电路存储器中个触发器的激励函数、电路 输出函数
2.由触发器的特征方程和激励函数求出存储器的输出方程， 即新的状态方程
3.列出状态状态转换表 4.画出相应的状态转换图 5.视需要画出电路的输入输出波形图 6.最后判断电路的逻辑功能，并评述其优缺点 对中规模功能块构成的电路，可根据这类器件的功能表和
数字电路与系统分析第六章知识题目解析
解：1）分析电路结构：该电路是由七个与非门及一个JKFF组成，且CP下降沿触发，属于米勒电路，输入信号X1，X2，输出信号Z。
2）求触发器激励函数：J=X1X2，K=⎺X1⎺X2触发器次态方程：Q n+1=X1X2⎺Q n+⎺X1⎺X2Q n=X1X2⎺Q n+(X1+X2)Q n电路输出方程：Z= ⎺X1⎺X2Q n+X1⎺X2⎺Q n+⎺X1X2⎺Q n+X1X2Q n3)状态转移表：表6.3.1输入X1X2S(t)Q nN(t)Q n+1输出Z0 0 0 0 0 10 11 0 1 0 1 1 1 1 01111111111114)逻辑功能：实现串行二进制加法运算。
X1X2为串行输入的被加数和加数，Q n为低位来的进位，Q n+1表示向高位的进位。
且电路每来一个CP，实现一次加法运算，Z为本位和，Q 在本时钟周期表示向高位的进位，在下一个时钟周期表示从低位来的进位。
例如X1=110110，X2=110100，则运算如下表所示：LSB MSB表6.3.26.2试作出101序列检测器的状态图，该同步电路由一根输入线X，一根输出线Z，对应与输入序列的101的最后一个“1”，输出Z=1。
其余情况下输出为“0”。
（1）101序列可以重叠，例如：X：010101101 Z：000101001（2）101序列不可以重叠，如：X：010******* Z：0001000010解：1）S0：起始状态，或收到101序列后重新检测。
S1：收到序列“1”。
S2：连续收到序列“10”。
0/01/0X/Z0/011…100…S2S1S1/00/01/12）0/01/0X/Z0/011…100…S2S1S1/00/01/1解：（1）列隐含表：AB CDC B ×AB CD C B ×AD BC ××(a)(b)进行关联比较得到 所有的等价类为：AD ，BC 。
最大等价类为：AD ，BC ，重新命名为a ,b 。
精品课件-数字电子技术-第6章
可导出
t ln uC () uC (0)
uC () uC (t)
(6.1)
将τ=RC，uC(∞)=UCC，uC(0)=0， (6.1)，可得
uC (t)
2 3
U
代入式
CC
tW
RC ln UCC 0
U CC
2 3
U
CC
RC ln 3 1.1RC
(6.2)
第6章 脉冲波形发生器与整形电路
6.1.3 用555 (1) 输入信号从低电平上升的过程中，电路状态转换时
对应的输入电平与输入信号从高电平下降过程中电路状态转换 对应的输入电平不同，分别称为正向阈值电压UT＋和负向阈值 电压UT－，正向阈值电压与负向阈值电压之差称为回差电压， 用ΔUT表示(ΔUT＝UT＋－UT－)
(2) 在电路状态转换时，通过电路内部的正反馈过程使
第6章 脉冲波形发生器与整形电路
2. (1) 输出脉冲宽度tWO。如图6-8(c)波形图可知，暂稳态 t1～t2的时间即为输出脉冲宽度tWO。为计算方便，以t1时刻作 为计算时间起点，由uC
uC(0＋)≈0， uC(∞)≈UDD，
uC(tWO)=UTH=
1 UDD, τ≈RC 2
第6章 脉冲波形发生器与整形电路
它由电阻分压器、电压比较器C1和C2、基本RS触发器、放电三 极管V、一个与非门和一个非门组成。
第6章 脉冲波形发生器与整形电路
图6-1 CB555的电路和外引线排列
第6章 脉冲波形发生器与整形电路
555定时器的功能如表6-1 表6-1 555定时器的功能表
第6章 脉冲波形发生器与整形电路
6.1.2 用555 前面讲过的触发器有两个稳定状态，从一个稳定状态翻转
t ln uC () uC (0)
uC () uC (t)
(6.1)
将τ=RC，uC(∞)=UCC，uC(0)=0， (6.1)，可得
uC (t)
2 3
U
代入式
CC
tW
RC ln UCC 0
U CC
2 3
U
CC
RC ln 3 1.1RC
(6.2)
第6章 脉冲波形发生器与整形电路
6.1.3 用555 (1) 输入信号从低电平上升的过程中，电路状态转换时
对应的输入电平与输入信号从高电平下降过程中电路状态转换 对应的输入电平不同，分别称为正向阈值电压UT＋和负向阈值 电压UT－，正向阈值电压与负向阈值电压之差称为回差电压， 用ΔUT表示(ΔUT＝UT＋－UT－)
(2) 在电路状态转换时，通过电路内部的正反馈过程使
第6章 脉冲波形发生器与整形电路
2. (1) 输出脉冲宽度tWO。如图6-8(c)波形图可知，暂稳态 t1～t2的时间即为输出脉冲宽度tWO。为计算方便，以t1时刻作 为计算时间起点，由uC
uC(0＋)≈0， uC(∞)≈UDD，
uC(tWO)=UTH=
1 UDD, τ≈RC 2
第6章 脉冲波形发生器与整形电路
它由电阻分压器、电压比较器C1和C2、基本RS触发器、放电三 极管V、一个与非门和一个非门组成。
第6章 脉冲波形发生器与整形电路
图6-1 CB555的电路和外引线排列
第6章 脉冲波形发生器与整形电路
555定时器的功能如表6-1 表6-1 555定时器的功能表
第6章 脉冲波形发生器与整形电路
6.1.2 用555 前面讲过的触发器有两个稳定状态，从一个稳定状态翻转
第6部分数字电路-
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6.3 触发器
触发器：
是一种具有记忆功能的逻辑单元电路，它能储存一位二 进制码。
特点：
（1）有两个稳定状态“0”态和“1”态，也称为双稳态触发器； （2）在触发信号的作用下，能从一个稳态翻转到另一个稳态， 因此取名触发器。 （3）在触发信号消失后，新获得的状态能保存下来，具有 记忆功能。
数字信号 t
尖顶波
非数字信号
t
注意：
这里的“0”和“1”不代表数值的大小，
只表示两种对立的状态。
脉冲信号
正逻辑：高电平为“1”，低电平为“0”
负逻辑：高电平为“0”，低电平为“1”
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处理模拟信号的电路称为模拟电路。
处理数字信号的电路称为数字电路。
数字电路的特点：
(1) 数字电路有利于集成化 数字电路中，数字信号只有高、低电平两种状态。在其
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（3）二 十进制数相互转换 ① 二进制数转换为十进制数 方法：将二进制数各位数值相加，得到等值的十进制数。
如：( 1) 0 2 1 0 2 3 0 1 2 2 0 2 1 1 2 0 (1 9 0)
② 十进制数转换为二进制数 方法：除2取余法。
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现 态
基本RS触发器真值表（特性表）
次 态
：
：
输S
R
Qn Qn+1 逻辑功能
输
入
入
信 号0 到
1
0 1
1
置1
信 号 到
来 之
1
0
0 1
0
置0
来 之
6.3 触发器
触发器：
是一种具有记忆功能的逻辑单元电路，它能储存一位二 进制码。
特点：
（1）有两个稳定状态“0”态和“1”态，也称为双稳态触发器； （2）在触发信号的作用下，能从一个稳态翻转到另一个稳态， 因此取名触发器。 （3）在触发信号消失后，新获得的状态能保存下来，具有 记忆功能。
数字信号 t
尖顶波
非数字信号
t
注意：
这里的“0”和“1”不代表数值的大小，
只表示两种对立的状态。
脉冲信号
正逻辑：高电平为“1”，低电平为“0”
负逻辑：高电平为“0”，低电平为“1”
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处理模拟信号的电路称为模拟电路。
处理数字信号的电路称为数字电路。
数字电路的特点：
(1) 数字电路有利于集成化 数字电路中，数字信号只有高、低电平两种状态。在其
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（3）二 十进制数相互转换 ① 二进制数转换为十进制数 方法：将二进制数各位数值相加，得到等值的十进制数。
如：( 1) 0 2 1 0 2 3 0 1 2 2 0 2 1 1 2 0 (1 9 0)
② 十进制数转换为二进制数 方法：除2取余法。
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现 态
基本RS触发器真值表（特性表）
次 态
：
：
输S
R
Qn Qn+1 逻辑功能
输
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入
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0 1
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锁存器的输出端平时总随输入端变化而变化，只有当锁存器 信号到达时，才将输出端的状态锁存起来，使其不再随输 入端的变化而变化。
第四节 数据寄存器
寄存器的输出端平时不随输入端的变化而变化，只有在时钟 有效时才将输入端的数据送输出端（打入寄存器）；
锁存器的输出端平时总随输入端变化而变化，只有当锁存器 信号到达时，才将输出端的状态锁存起来，使其不再随输 入端的变化而变化。
Q3 分频 Q输3出 分频 输出 1：1
1：1 有 RCO
Q3 Q2 Q1 Q0 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 1101 1110 1111
五、集成同步4位二进制加法计数器
级联
CO=ENT*CT=15
并、串输入--并、串输出
有误
第六节 移位寄存器 二、集成4位通用移位寄存器
单向移位
双向移位
第六节 移位寄存器 二、集成4位通用移位寄存器
二、集成4位通用移位寄存器
二、集成4位通用移位寄存器
M1M0
11 预置 01 右移 10左移 00 保持
二、集成4位通用移位寄存器 移位寄存器的扩展
三、移位寄存器的直接应用 关键是控制电路设计
例：设计一个“111”检测 器
移位寄存器从结构上看，是将若干个触发器级联起来 按输入方式分：串行和并行输入 按输出方式分：串行和并行输出 按移位方向分：左移和右移
第六节 移位寄存器 一、单向移位寄存器
串入并出
特征方程：
一、单向移位寄存器
一、单向移位寄存器
一、单向移位寄存器
右移
左移 移位寄存器特征方程： 右移： 左移：
当由FFFE→FFFF时的情况
CO=ENT*CT=15 当由FFFE→FFFF时的情况
例： 试分析如图计数电路，算出它的计数模M，并说明预置 数的设置原则
M= (100000000-10010111)2=(105)10
六、集成同步二进制 可逆 计数器
1、同步单时钟二进制可逆计数器——74LS169
其它方法：
二、集成异步4位二进制计数器 级联
三、集成异步BCD计数器
三、集成异步BCD计数器
模5计数
异步BCD码计数器74LS290 结构特点：模2+模5
三、集成异步BCD计数器 异步BCD码计数器74LS290
三、集成异步BCD计数器 74LS290数据手册
三、集成异步BCD计数器 异步BCD码计数器74LS290
三、移位寄存器的直接应用 并/ 串转换器－74LS166 （串、并入/串出）
三、移位寄存器的直接应用 并/ 串转换器－74LS166 （串、并入/串出）
三、移位寄存器的直接应用 并/ 串转换器－74LS166 （串、并入/串出）
三、移位寄存器的直接应用 并/ 串转换器－74LS166 （串、并入/串出）
三、移位寄存器的直接应用 串/并转换器——74LS164（串入/ 串、并出）
三、移位寄存器的直接应用 串/并转换器——74LS164（串入/ 串、并出）
串/并转换器——74LS164（串入/ 串、并出）
数据串行传输的发送
数据串行传输的接收
四、移存型计数器 移位寄存器也可以构成计数器或分频器 1.环形计数器
五.序列发生器
（一）、什么是序列发生器 （二）、设计给定序列信号的产生电路 （三）、根据序列循环长度M的要求设计发生器
第七节 用集成器件设计时序电路 例6-16 试设计1011序列检测电路
用移位寄存器设计 方法二: (例6-16 试设计1011序列检测电路)
看仿真
第七节 用集成器件设计时序电路
第四节 数据寄存器 一、集成锁存器
第四节 数据寄存器
二、锁存器的扩展
1 74LS373
当EN=0时，
上面的芯片工作。
当EN=1时，
2
下面的芯片工作。
74LS373
第四节 数据寄存器 三、寄存器 （1）
边沿 触发
内部 驱动
第四节 数据寄存器 三、寄存器（2）
第四节 数据寄存器 三、寄存器
锁存器
五、集成同步4位二进制加法计数器
同步清零：74LS163
异步清零：74LS161
同步清零与异步清零的区别？
五、集成同步4位二进制加法计数器 M=？
五、集成同步4位二进制加法计数器
Q3 Q2 Q1 Q0 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 1101 1110 1111
锁存
寄存
第五节 计数器 计数器（CTR）
用途： 计数、 分频、 延时、 地址发生器……
第五节 计数器
一、异步二进制计数器 原理： 每一级都是翻转FF，前级输出作为 下一级的时钟
一、异步二进制计数器
二分频
一、异步二进制计数器
缺点：
TCP: TCPmin≥Ntpdmax
看仿真
Ripple Counter
同时发生变化，C均输出高电平。 电路尽量要简单，肯请各位指点！
作业：P264-6.1 6.6 6.12 6.19 6.21 6.22 6.27 6.32 6.35 6.38 6.45 6.46
一、异步二进制计数器 根据具体情况，简化分析过程。
一、异步二进制计数器
一、异步二进制计数器
一、异步二进制计数器
一、异步二进制计数器
RD=Q2Q0 作用：
一、异步二进制计数器
状态图
仔细分析：
二、集成异步4位二进制计数器
二、集成异步4位二进制计数器
结构特点：模二、 模八
二、集成异步4位二进制计数器 构成模16计数器
1.环形计数器
0001→
其他循环→
1.环形计数器 为什么说：移位寄存器也可以构成计数器或分频器→
1.环形计数器
1.环形计数器 解决自启动办法： 缺点：主循环状态比较少
2.扭环形计数器
2.扭环形计数器
0000→ 其他
2.扭环形计数器 其他状态？
2.扭环形计数器 扭环形计数器也可作为计数器、分频器
构成8421BCD计数器
也可构成 5421BCD
三、集成异步BCD计数器
三、集成异步BCD计数器 级联
级联延时
四、同步二进制计数器
四、同步二进制计数器
同步级联翻转的关键：所有前级输出都为1，下一级翻转 相当于有条件的翻转！！！
同时 异步与同步的区别
例6-4 试分析图6-21的计数电路，列出状态转换真值表及 转换图，并说明其功能
解：1. 触发器的激励方程
3.状态转换真值表
2.触发器状态方程
4.状态图
Q0,Q2:11010发生器，Q1:反码
功能 分析
五、集成同步4位二进制加法计数器 工作原理：条件翻转
五、集成同步4位二进制加法计数器
五、集成同步4位二进制加法计数器
五、集成同步4位二进制加法计数器
任意进制计数器的设计 方法： 1. 异步反馈清零 2. 同步反馈清（置）零 3. 预置-进位 4. 反馈预置
例：设计产生序列信号11000、11000、……的发生器
解：分析状态，确定触发器个数
状态转换表
问题：如何用触发器设计本题？
2.计数器型序列信号发生器 例：设计产生序列信号1111000100、1111000100、…… 的发生器
解：分析状态数(计数0-9, 输出:F)
2.计数器型序列信号发生器 输出F卡诺图
例6-17 试用SSI设计一可变序列检测器，当控制变量X＝0时， 电路能检测出序列Y中的“101”子序列；而当X＝1时，则检 测“1001”子序列。检测器输出为Z，且被检测序列不可重叠。
X＝0时，检测 “101”子序列；X＝1时，则检测“1001”子序列。
0
1
101
1001
例6-18 试设计一个可变模同步分频器，当控制输入X＝0时 为5分频；X＝1时为7分频。
X=0 模5
X=1 模7
本章总结： 1.时序电路的分析（异步、同步） 2.时序电路的设计（同步） 3.寄存器 4.计数器：任意进制计数器（异步、同步）
作用：计数、分频 5.移位寄存器
作用：移位、延时、序列发生器、检测器、分频器
步骤： 1.观察电路，写出电路存储器中个触发器的激励函数、电路 输出函数 2.由触发器的特征方程和激励函数求出存储器的输出方程， 即新的状态方程 3.列出状态状态转换表 4.画出相应的状态转换图 5.视需要画出电路的输入输出波形图 6.最后判断电路的逻辑功能，并评述其优缺点
2.扭环形计数器 移存型计数器的应用
2.扭环形计数器 如何解决自启动
2.扭环形计数器
解决办法
卡诺图法：
111 1
0 00 0
2.扭环形计数器 解决办法 卡诺图法：
思路？
其他方法→
2.扭环形计数器
注意！！！ 先选择方案 然后进行验证
如何解决自启动：其它可行方案
五.序列发生器 （一）、什么是序列发生器
五.序列发生器 对于n位移存器，产生最长的序列—m序列
五.序列发生器 例6-8 试分析如图所示序列发生器
五.序列发生器
序列中1的个数：8个 0的个数：7个
五.序列发生器
五.序列发生器—补充（数字电路逻辑设计，高教，王毓银）
（一）什么是序列发生器 （二）设计给定序列信号的产生电路 方法：
1.移存型序列信号发生器 2.计数型序列信号发生器
产生序列信号的电路称为序列发生器
五.序列发生器
例6-7 试分析如图时序电路，列出状态表和状态图，说明 其功能
五.序列发生器
第四节 数据寄存器
寄存器的输出端平时不随输入端的变化而变化，只有在时钟 有效时才将输入端的数据送输出端（打入寄存器）；
锁存器的输出端平时总随输入端变化而变化，只有当锁存器 信号到达时，才将输出端的状态锁存起来，使其不再随输 入端的变化而变化。
Q3 分频 Q输3出 分频 输出 1：1
1：1 有 RCO
Q3 Q2 Q1 Q0 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 1101 1110 1111
五、集成同步4位二进制加法计数器
级联
CO=ENT*CT=15
并、串输入--并、串输出
有误
第六节 移位寄存器 二、集成4位通用移位寄存器
单向移位
双向移位
第六节 移位寄存器 二、集成4位通用移位寄存器
二、集成4位通用移位寄存器
二、集成4位通用移位寄存器
M1M0
11 预置 01 右移 10左移 00 保持
二、集成4位通用移位寄存器 移位寄存器的扩展
三、移位寄存器的直接应用 关键是控制电路设计
例：设计一个“111”检测 器
移位寄存器从结构上看，是将若干个触发器级联起来 按输入方式分：串行和并行输入 按输出方式分：串行和并行输出 按移位方向分：左移和右移
第六节 移位寄存器 一、单向移位寄存器
串入并出
特征方程：
一、单向移位寄存器
一、单向移位寄存器
一、单向移位寄存器
右移
左移 移位寄存器特征方程： 右移： 左移：
当由FFFE→FFFF时的情况
CO=ENT*CT=15 当由FFFE→FFFF时的情况
例： 试分析如图计数电路，算出它的计数模M，并说明预置 数的设置原则
M= (100000000-10010111)2=(105)10
六、集成同步二进制 可逆 计数器
1、同步单时钟二进制可逆计数器——74LS169
其它方法：
二、集成异步4位二进制计数器 级联
三、集成异步BCD计数器
三、集成异步BCD计数器
模5计数
异步BCD码计数器74LS290 结构特点：模2+模5
三、集成异步BCD计数器 异步BCD码计数器74LS290
三、集成异步BCD计数器 74LS290数据手册
三、集成异步BCD计数器 异步BCD码计数器74LS290
三、移位寄存器的直接应用 并/ 串转换器－74LS166 （串、并入/串出）
三、移位寄存器的直接应用 并/ 串转换器－74LS166 （串、并入/串出）
三、移位寄存器的直接应用 并/ 串转换器－74LS166 （串、并入/串出）
三、移位寄存器的直接应用 并/ 串转换器－74LS166 （串、并入/串出）
三、移位寄存器的直接应用 串/并转换器——74LS164（串入/ 串、并出）
三、移位寄存器的直接应用 串/并转换器——74LS164（串入/ 串、并出）
串/并转换器——74LS164（串入/ 串、并出）
数据串行传输的发送
数据串行传输的接收
四、移存型计数器 移位寄存器也可以构成计数器或分频器 1.环形计数器
五.序列发生器
（一）、什么是序列发生器 （二）、设计给定序列信号的产生电路 （三）、根据序列循环长度M的要求设计发生器
第七节 用集成器件设计时序电路 例6-16 试设计1011序列检测电路
用移位寄存器设计 方法二: (例6-16 试设计1011序列检测电路)
看仿真
第七节 用集成器件设计时序电路
第四节 数据寄存器 一、集成锁存器
第四节 数据寄存器
二、锁存器的扩展
1 74LS373
当EN=0时，
上面的芯片工作。
当EN=1时，
2
下面的芯片工作。
74LS373
第四节 数据寄存器 三、寄存器 （1）
边沿 触发
内部 驱动
第四节 数据寄存器 三、寄存器（2）
第四节 数据寄存器 三、寄存器
锁存器
五、集成同步4位二进制加法计数器
同步清零：74LS163
异步清零：74LS161
同步清零与异步清零的区别？
五、集成同步4位二进制加法计数器 M=？
五、集成同步4位二进制加法计数器
Q3 Q2 Q1 Q0 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 1101 1110 1111
锁存
寄存
第五节 计数器 计数器（CTR）
用途： 计数、 分频、 延时、 地址发生器……
第五节 计数器
一、异步二进制计数器 原理： 每一级都是翻转FF，前级输出作为 下一级的时钟
一、异步二进制计数器
二分频
一、异步二进制计数器
缺点：
TCP: TCPmin≥Ntpdmax
看仿真
Ripple Counter
同时发生变化，C均输出高电平。 电路尽量要简单，肯请各位指点！
作业：P264-6.1 6.6 6.12 6.19 6.21 6.22 6.27 6.32 6.35 6.38 6.45 6.46
一、异步二进制计数器 根据具体情况，简化分析过程。
一、异步二进制计数器
一、异步二进制计数器
一、异步二进制计数器
一、异步二进制计数器
RD=Q2Q0 作用：
一、异步二进制计数器
状态图
仔细分析：
二、集成异步4位二进制计数器
二、集成异步4位二进制计数器
结构特点：模二、 模八
二、集成异步4位二进制计数器 构成模16计数器
1.环形计数器
0001→
其他循环→
1.环形计数器 为什么说：移位寄存器也可以构成计数器或分频器→
1.环形计数器
1.环形计数器 解决自启动办法： 缺点：主循环状态比较少
2.扭环形计数器
2.扭环形计数器
0000→ 其他
2.扭环形计数器 其他状态？
2.扭环形计数器 扭环形计数器也可作为计数器、分频器
构成8421BCD计数器
也可构成 5421BCD
三、集成异步BCD计数器
三、集成异步BCD计数器 级联
级联延时
四、同步二进制计数器
四、同步二进制计数器
同步级联翻转的关键：所有前级输出都为1，下一级翻转 相当于有条件的翻转！！！
同时 异步与同步的区别
例6-4 试分析图6-21的计数电路，列出状态转换真值表及 转换图，并说明其功能
解：1. 触发器的激励方程
3.状态转换真值表
2.触发器状态方程
4.状态图
Q0,Q2:11010发生器，Q1:反码
功能 分析
五、集成同步4位二进制加法计数器 工作原理：条件翻转
五、集成同步4位二进制加法计数器
五、集成同步4位二进制加法计数器
五、集成同步4位二进制加法计数器
任意进制计数器的设计 方法： 1. 异步反馈清零 2. 同步反馈清（置）零 3. 预置-进位 4. 反馈预置
例：设计产生序列信号11000、11000、……的发生器
解：分析状态，确定触发器个数
状态转换表
问题：如何用触发器设计本题？
2.计数器型序列信号发生器 例：设计产生序列信号1111000100、1111000100、…… 的发生器
解：分析状态数(计数0-9, 输出:F)
2.计数器型序列信号发生器 输出F卡诺图
例6-17 试用SSI设计一可变序列检测器，当控制变量X＝0时， 电路能检测出序列Y中的“101”子序列；而当X＝1时，则检 测“1001”子序列。检测器输出为Z，且被检测序列不可重叠。
X＝0时，检测 “101”子序列；X＝1时，则检测“1001”子序列。
0
1
101
1001
例6-18 试设计一个可变模同步分频器，当控制输入X＝0时 为5分频；X＝1时为7分频。
X=0 模5
X=1 模7
本章总结： 1.时序电路的分析（异步、同步） 2.时序电路的设计（同步） 3.寄存器 4.计数器：任意进制计数器（异步、同步）
作用：计数、分频 5.移位寄存器
作用：移位、延时、序列发生器、检测器、分频器
步骤： 1.观察电路，写出电路存储器中个触发器的激励函数、电路 输出函数 2.由触发器的特征方程和激励函数求出存储器的输出方程， 即新的状态方程 3.列出状态状态转换表 4.画出相应的状态转换图 5.视需要画出电路的输入输出波形图 6.最后判断电路的逻辑功能，并评述其优缺点
2.扭环形计数器 移存型计数器的应用
2.扭环形计数器 如何解决自启动
2.扭环形计数器
解决办法
卡诺图法：
111 1
0 00 0
2.扭环形计数器 解决办法 卡诺图法：
思路？
其他方法→
2.扭环形计数器
注意！！！ 先选择方案 然后进行验证
如何解决自启动：其它可行方案
五.序列发生器 （一）、什么是序列发生器
五.序列发生器 对于n位移存器，产生最长的序列—m序列
五.序列发生器 例6-8 试分析如图所示序列发生器
五.序列发生器
序列中1的个数：8个 0的个数：7个
五.序列发生器
五.序列发生器—补充（数字电路逻辑设计，高教，王毓银）
（一）什么是序列发生器 （二）设计给定序列信号的产生电路 方法：
1.移存型序列信号发生器 2.计数型序列信号发生器
产生序列信号的电路称为序列发生器
五.序列发生器
例6-7 试分析如图时序电路，列出状态表和状态图，说明 其功能
五.序列发生器