第13章触发器及时序逻辑电路习题
数字电路习题及解答(触发器及时序逻辑电路)
1第8章 触发器和时序逻辑电路——基本习题解答8.4如果D 触发器外接一个异或门，则可把D 触发器转换成T 触发器，试画出其逻辑图。
解：Q n +1=D=T ⊕Q n 故D =T ⊕Q n 如题8.4图所示。
题8.4.图8.5试用T 触发器和门电路分别构成D 触发器和JK 触发器。
解：（1）T 触发器构成D 触发器Q n +1=D =T ⊕Q n ∴T =D ⊕Q n 如题8.5（a ）图所示。
题8.5（a ）图（2）T 触发器构成JK 触发器Q n +1=n n n n Q K Q J Q T Q T +=+=T ⊕Q n ∴T =n n n n n KQ Q J Q Q K Q J +=⊕+)(如题8.5（b ）图所示。
题8.5（b ）图8.6逻辑电路如题8.6图（a ）所示，设初始状态Q 1=Q 2=0，试画出Q 1和Q 2端的输出波形。
时钟脉冲C 的波形如题8.6图（b ）所示，如果时钟频率是4000Hz ，那么Q 1和Q 2波形的频率各为多少？题8.6图（a ） 题8.6图（b ）解：JK 触发器构成了T ′触发器，逻辑电路为异步加法计数，Q 1和Q 2端的输出波形如题CP228.6图（c ）所示。
Q 1输出波形为CP 脉冲的二分频，Q 2输出波形为CP 脉冲的四分频。
如果CP 脉冲频率为4000Hz ，则Q 1波形的频率是2000Hz ；Q 2波形的频率是1000Hz 。
题8.6图（c ）8.8试列出题8.8图所示计数器的状态表，从而说明它是一个几进制计数器。
题8.8图解：F 0：J 0=21Q Q ，K 0=1F 1：J 1=Q 0，K 1=20=Q 0+Q 2 F 2：QJ 2=K 2=1假设初态均为0，分析结果如题8.8图（a ）所示，Q 2Q 1Q 0经历了000-001-010-011-100-101-110七种状态，因此构成七进制异步加法计数器。
题8.8图（a ）8.9试用主从型JK 触发器组成两位二进制减法计数器，即输出状态为“11”、“10”、“01”、Q Q Q3“00”。
时序电路练习题
时序电路习题一、填空1、寄存器存放数据的方式有____________和___________；取出数据的方式有____________和___________。
2、双拍工作方式的数码寄存器工作时需_____________。
3、按计数器中各触发器翻转时间可分为_________，________。
4、触发器有______个稳定状态，所以也称____________。
5、时序电路主要由________和 ________所构成，是一种具有_______功能的逻辑电路，常见的时序电路类型有___________和__________6、计数器的功能是_______________________,按计数时个触发器状态转换与计数脉冲是否同步，可分为__________和________。
_________计数器是各种计数器的基础。
7、4个触发器构成的8421BCD 码计数器，共有_______个无效状态，即跳过二进制数码_______到_______6个状态。
8、具有3个触发器的二进制计数器，他又_______种计数状态；具有4个触发器的二进制计数器，它有_____种计数状态。
9、JK 触发器是________（为1有效边沿有效）。
10. 1n n n Q JQ KQ +=+是_______触发器的特性方程。
11、1n n Q S RQ +=+是________触发器的特性方程，其约束条件为__________。
12、1n n n Q TQ TQ +=+是_____触发器的特征方程。
13、我们可以用JK 触发器转换成其他逻辑功能触发器，令__________________，即转换成T 触发器；令_______________，即转换为'T触发器；令________________，即转换成D触发器。
二、选择1、存储8位二进制信息要（）个触发器。
2、对于T触发器，若原态Qn=0，欲使新态Qn+1=1，应使输入T=（）。
(完整版)触发器时序逻辑电路习题答案
第4章 触发器4.3 若在图4.5电路中的CP 、S 、R 输入端，加入如图4.27所示波形的信号，试画出其Q 和Q 端波形，设初态Q =0。
SRCP图4.27 题4.3图解：图4.5电路为同步RS 触发器，分析作图如下：S RQ4.5 设图4.28中各触发器的初始状态皆为Q =0，画出在CP 脉冲连续作用下个各触发器输出端的波形图。
Q 11CPQ 3CPCPQ 2Q 6Q 4Q 5CP图4.28 题4.5图解：Q Q nn 111=+ Q Q n n 212=+ Q Q nn 313=+Q Q n n 414=+ Q Q n n 515=+ Q Q nn 616=+Q 1CP Q 2Q 3Q 4Q 5Q64.6 试写出 图4.29(a)中各触发器的次态函数（即Q 1 n+1 、 Q 2 n+1与现态和输入变量之间的函数式），并画出在图4.29（b ）给定信号的作用下Q 1 、Q 2的波形。
假定各触发器的初始状态均为Q =0。
1A BCP＞1D C1=1A BQ 1Q 2Q 2(a)BA(b)图4.29题4.6图解：由图可见：Q B A AB Q n n 111)(++=+ B A Q n ⊕=+12B A Q 2Q 14.7 图4.30（a ）、（b ）分别示出了触发器和逻辑门构成的脉冲分频电路，CP 脉冲如图4.30（c ）所示，设各触发器的初始状态均为0。
（1）试画出图（a ）中的Q 1、Q 2和F 的波形。
（2）试画出图（b ）中的Q 3、Q 4和Y 的波形。
Y（b ）（c ）CPQ 1Q 2（a ）图4.30 题4.7图解： （a ）Q Q nn 211=+ QQ nn 112=+ Q F 1CP ⊕= R 2 = Q 1 低电平有效CPQ 1Q 2F（b ）Q Q Q n n n 4313=+ Q Q Q n n n 4314=+ Q Q Y nn43=CP 3= CP 上降沿触发 CP 4= CP 下降沿触发CPQ 3Q 4Y4.8 电路如图4.31所示，设各触发器的初始状态均为0。
第13章触发器及时序逻辑电路习题汇总
1第十三章 触发器和时序逻辑电路13.1重点内容提要时序逻辑电路由组合逻辑电路和具有记忆作用的触发器构成。
时序逻辑电路的特点是：其输出不仅仅取决于电路的当前输入，而且还与电路的原来状态有关。
1． 双稳态触发器双稳态触发器的特点：1）.有两个互补的输出端 Q 和Q 。
2）．有两个稳定状态。
“1”状态和“0” 状态。
通常将 Q = 1和Q = 0 称为“1”状态，而把Q = 0和Q = 1称为“0” 状态。
3）．当输入信号不发生变化时，触发器状态稳定不变。
4）．在一定输入信号作用下，触发器可以从一个稳定状态转移到另一个稳定状态。
按其逻辑功能，触发器可分为：RS 触发器，JK 触发器、D 触发器、T 触发器和T ’触发器。
各时钟控制触发器的逻辑符号和逻辑功能见表13.1.1： 表13.1.1钟控制触发器的逻辑符号和逻辑功名称 逻辑符号次态方程RS 触发器Q R S Q n +=+1=⋅S R 0 （约束方程）JK 触发器1n n n Q JQ KQ +=+D 触发器D Q n =+1T 触发器1n n Q T Q +=⊕T ’ 触发器1n n Q Q +=把一种已有的触发器通过加入转换逻辑电路，可以转换成为另一种功能的触发器。
2．同步时序逻辑电路的分析同步时序逻辑电路的分析步骤如下：1．由给定的逻辑电路图写出下列各逻辑方程式： （1）各触发器的特性方程。
（2）各触发器的驱动方程。
（3）时序电路的输出方程。
2．将驱动方程代入相应触发器的特性方程，求得电路的状态方程（或次态方程）。
3．根据状态方程和输出方程，列出该时序电路的状态表，画出状态转换图或时序图。
4．根据电路的状态转换图说明该时序逻辑电路的逻辑功能。
3．典型的时序逻辑电路在数字系统中，最典型的时序逻辑电路是寄存器和计数器。
1）寄存器寄存器是用来存储数据或运算结果的一种常用逻辑部件。
寄存器的主要组成部分是在双稳态触发器基础上加上一些逻辑门构成。
时序逻辑电路练习试题
4．有一T 触发器，在T =1时，加上时钟脉冲，则触发器 。
A ．保持原态 B ．置0 C ．置1 D ．翻转 5．假设JK 触发器的现态Q n =0，要求Q n +1=0，则应使 。
A ．J=×，K =0 B ．J=0，K=× C ．J=1，K=× D ．J=K=16．电路如图T4.6所示。
实现A Q Q n n +=+1的电路是 。
A ．B ．C ．D ．图T4.67．电路如图T4.7所示。
实现n n Q Q =+1的电路是 。
A ．B ．C ．D ．图T4.79．将D 触发器改造成T 触发器，如图T4.9所示电路中的虚线框内应是 。
图T4.9A ．或非门B ．与非门C ．异或门D ．同或门 13．用n 只触发器组成计数器，其最大计数模为 。
A ．n B ．2n C ．n 2 D ．2 n14．一个5位的二进制加计数器，由00000状态开始，经过75个时钟脉冲后，此计数器的状态为 ：A AA ACPCPCPTQA ．01011B ．01100C ．01010D ．0011115．图T4.15所示为某计数器的时序图，由此可判定该计数器为 。
A ．十进制计数器 B ．九进制计数器 C ．四进制计数器 D ．八进制计数器图T4.1516．电路如图T4.16所示，假设电路中各触发器的当前状态Q 2 Q 1 Q 0为100，请问在时钟作用下，触发器下一状态Q 2 Q 1 Q 0为 。
图T4.16A ．101B ． 100C ． 011D ． 00017．电路图T4.17所示。
设电路中各触发器当前状态Q 2 Q 1 Q 0为110，请问时钟CP 作用下，触发器下一状态为 。
图T4.17A ． 101B ．010C ．110D ．11118．电路如图T4.18所示， 74LS191具有异步置数的逻辑功能的加减计数器，其功CPQ 0Q 1Q 2Q 32能表如表T4.18所示。
数字电子技术时序逻辑电路习题
5、画逻辑电路图
T1 = Q1 + XQ0 T0 = XQ0 + XQ0 Z = XQ1Q0
第43页/共55页
6、检查自启动
全功能状态转换表
现 入 现 态 次 态 现驱动入 现输出
Xn Q1n Q0nQ1n+1Q0n+1 T1 T0
Zn
1/0
0/0 0 0 0 0 1 0 1
0
现入 现态 次 态
X Q1 Q0 Q1 Q0 0 0 00 1 0 0 11 0 0 1 00 0
1 0 00 1 1 0 11 0 1 1 01 1 1 110 0
现驱动入 现输出
D1 D0 01 10 00
Z1 Z2
00 00 10
01 10 11 00
00 00 00 01
D1 = Q1Q0 + Q1Q0X
标题区
节目录
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X/Z
S0 1/0
S1
1/1
0/0
S2
10101…
题6.2(1)的状态转移图
③ 状态间的转换关系
标题区
节目录
第15页/共55页
X/Z
0/0 S0 1/0
S1 1/0
1/1
11…
0/0
0/0
100…
S2
题6.2(1) 的原始状态转移图
标题区
节目录
第16页/共55页
(2) 解：① 输入变量为X、输出变量为Z；
S1 1/0
11…
0/0
1/1
0/0
100…
S2
题6.2(2) 的原始状态转移图
标题区
节目录
第19页/共55页
时序逻辑电路习题解答
5-1 分析图所示时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图和时序图。
CLKZ图 题 5-1图解：从给定的电路图写出驱动方程为：00121021()n n nn n D Q Q Q D Q D Q ⎧=⎪⎪=⎨⎪=⎪⎩将驱动方程代入D 触发器的特征方程D Qn =+1，得到状态方程为：10012110121()n n n n n n n n Q Q Q Q Q Q Q Q +++⎧=⎪⎪=⎨⎪=⎪⎩由电路图可知，输出方程为2nZ Q =根据状态方程和输出方程，画出的状态转换图如图题解5-1(a ）所示，时序图如图题解5-1(b ）所示。
题解5-1(a ）状态转换图1Q 2/Q ZQ题解5-1(b ）时序图综上分析可知，该电路是一个四进制计数器。
5-2 分析图所示电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图。
A 为输入变量。
YA图 题 5-2图解：首先从电路图写出驱动方程为：()0110101()n n n n nD AQ D A Q Q A Q Q ⎧=⎪⎨==+⎪⎩将上式代入触发器的特征方程后得到状态方程()101110101()n n n n n n nQ AQ Q A Q Q A Q Q ++⎧=⎪⎨==+⎪⎩电路的输出方程为：01n nY AQ Q =根据状态方程和输出方程，画出的状态转换图如图题解5-2所示YA题解5-2 状态转换图综上分析可知该电路的逻辑功能为：当输入为0时，无论电路初态为何，次态均为状态“00”，即均复位；当输入为1时，无论电路初态为何，在若干CLK 的作用下，电路最终回到状态“10”。
5-3 已知同步时序电路如图(a)所示，其输入波形如图 (b)所示。
试写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图和时序图，并说明该电路的功能。
X(a) 电路图1234CLK5678X(b)输入波形 图 题 5-3图解：电路的驱动方程、状态方程和输出方程分别为：00101100011011011, ,n n n n n n n n n nJ X K X J XQ K XQ X Q XQ XQ XQ Q XQ XQ XQ Y XQ ++⎧==⎪⎨==⎪⎩⎧=+=⎪⎨⎪=+=+⎩= 根据状态方程和输出方程，可分别做出1110,n n Q Q ++和Y 的卡诺图，如表5-1所示。
电工电子学练习题
《电工电子学》练习题班级学号姓名南京工业大学二零一四年第1章 电路的基本概念1. 1 图中，五个元件代表电源或负载。
电压和电流的参考方向如图所示。
通过测量得知：A 41-=I ，A 62=I ，A 103=I ，V 1401=U ，V 902-=U ，V 603=U ， V 804-=U ，V 305=U ，试标出各电流的实际方向和各电压的实际极性，并指出哪些元件是电源，哪些元件是负载？题1.1的电路1.2 一电器的额定功率W 1N =P ，额定电压V 100N =U 。
今要接到V 200的直流电源上，问应选下列电阻中的哪一个与之串联，才能使该电器在额定电压下工作。
（1） 电阻值ΩK 5，额定功率2W ； （2） 电阻值ΩK 10，额定功率W 5.0； （3） 电阻值ΩK 20，额定功率W 25.0； （4） 电阻值ΩK 10，额定功率W 2。
1.3 有一直流电源，其额定功率W 200N =P ，额定电压V 50N =U ，内阻Ω=5.00R ，负载电阻R 可以调节，其电路如图所示。
试求（1） 额定工作状态下的电流及负载电阻； （2） 开路状态下的电源端电压； （3） 电源短路状态下的电流。
1.4 在图示电路中，已知V 101=U ，V 41=E ，V 22=E ，Ω=41R ，Ω=22R ， Ω=53R ， 1、2两点间处于开路状态，试计算开路电压2U 。
题1.4的电路1.5 求图示电路中开关S闭合和断开两种情况下a、b、c三点的电位。
题1.5的电路1.6 求图示电路中A点的电位。
题1.6的电路第2章 电路分析方法2.1 在图示电路中，R 1=R 2=R 3=R 4=30Ω，R 5=60Ω，试求开关S 断开和闭合时a 和b 之间的等效电阻。
2.2 用电源等效变换法求图示电路中6Ω电阻中的电流I 。
R 1 ab题2.1的电路图a I 6Ωb 3Ω 8 Ω题2.2的电路图2.3 电路如图所示，已知U S1=24V ，U S2=16V ，I S =1A ，R 1=R 2=8Ω，R 3=4Ω。
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第十三章触发器和时序逻辑电路13.1重点内容提要时序逻辑电路由组合逻辑电路和具有记忆作用的触发器构成。
时序逻辑电路的特点是：其输出不仅仅取决于电路的当前输入，而且还与电路的原来状态有关。
1．双稳态触发器双稳态触发器的特点：1）.有两个互补的输出端Q 和Q。
2）．有两个稳定状态。
“1”状态和“0” 状态。
通常将Q = 1和Q= 0 称为“1”状态，而把Q = 0和Q = 1称为“0” 状态。
3）．当输入信号不发生变化时，触发器状态稳定不变。
4）．在一定输入信号作用下，触发器可以从一个稳定状态转移到另一个稳定状态。
按其逻辑功能，触发器可分为：RS触发器，JK触发器、D触发器、T触发器和T’触发器。
各时钟控制触发器的逻辑符号和逻辑功能见表13.1.1：把一种已有的触发器通过加入转换逻辑电路，可以转换成为另一种功能的触发器。
2．同步时序逻辑电路的分析同步时序逻辑电路的分析步骤如下：1．由给定的逻辑电路图写出下列各逻辑方程式： （1）各触发器的特性方程。
（2）各触发器的驱动方程。
（3）时序电路的输出方程。
2．将驱动方程代入相应触发器的特性方程，求得电路的状态方程（或次态方程）。
3．根据状态方程和输出方程，列出该时序电路的状态表，画出状态转换图或时序图。
4．根据电路的状态转换图说明该时序逻辑电路的逻辑功能。
3．典型的时序逻辑电路在数字系统中，最典型的时序逻辑电路是寄存器和计数器。
1）寄存器寄存器是用来存储数据或运算结果的一种常用逻辑部件。
寄存器的主要组成部分是在双稳态触发器基础上加上一些逻辑门构成。
按功能分，寄存器分为数码寄存器和移位寄存器。
移位寄存器是既能寄存数码，又能在时钟脉冲的作用下使数码向高位或向低位移动的逻辑功能部件。
通常有左移寄存器、右移寄存器、双向移位寄存器和循环移位寄存器。
移位寄存器可实现数据的串行、并行转换，数据的运算和数据的处理等。
2）计数器计数器是一种对输入脉冲数目进行计数的时序逻辑电路，被计数的脉冲信号称为计数脉冲。
计数器除计数外，还可以实现定时、分频等，在计算机及数字系统中应用极广。
计数器种类很多，通常有如下不同的分类方法。
（1）按逻辑功能可分为加法计数器、减法计数器和可逆计数器。
（2）按计数进制可分为二进制计数器、十进制计数器和任意进制计数器等。
（3）按工作方式可分为同步计数器和异步计数器。
集成电路74161型四位同步二进制计数器图13.1.1为74161型四位同步二进制可预置计数器的外引线排列图及其逻辑符号，其中D R 是异步(a ) 外引线排列图 (b ) 逻辑符号图13.1.1 74161型四位同步二进制计数器清零端，LD 是预置数控制端，0123A A A A 是预置数据输入端，EP 和ET 是计数控制端，Q 3Q 2Q 1Q 0是计数输出端，RCO 是进位输出端。
74161型四位同步二进制计数器具有以下功能：① 异步清零。
D R =0时，计数器输出被直接清零，与其他输入端的状态无关。
② 同步并行预置数。
在D R =1条件下，当LD =0且有时钟脉冲CP 的上升沿作用时，3A 、2A 、1A 、0A 输入端的数据3d 、2d 、1d 、0d 将分别被3Q 、2Q 、1Q 、0Q 所接收。
③ 保持。
在D R LD ==1条件下，当=⋅EP ET 0，不管有无CP 脉冲作用，计数器都将保持原有状态第13章 触发器和时序逻辑电路不变。
需要说明的是，当=EP 0，=ET 1时，进位输出RCO 也保持不变；而当=ET 0时，不管EP 状态如何，进位输出RCO =0。
④ 计数。
当D R LD EP ET ====1，且有时钟脉冲CP 的上升沿作用时，74161处于计数状态。
集成电路74LS290异步十进制计数器。
其外引线排列图如图13.1.2所示。
它由一个一位二进制计数器和一个异步五进制计数器组成。
如果计数脉冲由0CP 端输入，输出由0Q 端引出，即得二进制计数器；如果计数脉冲由1CP 端输入，输出由123Q Q Q 引出，即是五进制计数器；如果将0Q 与1CP 相连，计数脉冲由0CP 输入，输出由0123Q Q Q Q 引出，即得8421码十进制计数器。
因此，又称此电路为二-五-十进制计数器。
当复位输入==)2(0)1(0R R 1，且置位输入=⋅)2(9)1(9S S 0时，74LS290的输出被直接清零；只要置位输入==)2(9)1(9S S 1，则74LS290的输出将被直接置9，即3210Q Q Q Q =1001；只有同时满足=⋅)2(0)1(0R R 0和=⋅)2(9)1(9S S 0时，才能在计数脉冲(下降沿)作用下实现二-五-十进制加法计数。
图13.1.2 74LS290异步十进制计数器4．通用集成定时器555通用集成定时器555是一种将模拟电路和数字逻辑电路巧妙地组合在一起的中规模集成电路。
通用集成定时器的内部逻辑电路图如图13.3.3所示，它由三个电阻值为5 k Ω的电阻组成的分压器、两个比较器1C 和2C 、基本RS 触发器、输出级和放电管等五部分组成。
图13.3.3 555集成定时器的内部逻辑电路图555定时器功能如表13.1.2所示。
表13.1.2 555定时器功能表输 入输 出复位D R '1I u2I u输出o u 晶体管T 0 ××0 导通 1 CC 23U > CC 13U > 0 导通 1CC 23U < CC 13U < 1截止555应用十分广泛。
13．2典型题解S R的波形如图13.2.1所示。
例1：画出与非门构成的基本R S触发器,Q Q的波形，,D DS R的波形图13.2.1基本R S触发器波形，,D D解:画出与非门构成的基本R S触发器,Q Q的波形，如图13.2.2所示。
图13.2.2例1的波形图例2 如图13.2.3所示，运用基本SR锁存器消除机械开关触点抖动引起的脉冲输出。
图13.2.3例2的图解:运用基本SR锁存器消除机械开关触点抖动引起的脉冲输出的电路如图13.2.4所示。
第13章触发器和时序逻辑电路图13.2.4例2的电路图和波形图例3：画出如图13.2.5所示的输入信号下，钟控R S触发器,Q Q的输出波形（设Q的初始态为“0”态）13.2.5例3的输入波形图解:C P高电平时触发器状态由R、S确定。
钟控R S触发器,Q Q的输出波形如图13.2.6所示。
13.2.6例3的钟控R S触发器,Q Q的输出波形图例4设下降沿触发的JK触发器时钟脉冲和J、K信号的波形,如图13.2.7所示试画出输出端Q的波形。
设触发器的初始状态为0。
13.2.7例4的输入波形图解: 输出端Q的波形如图13.2.8所示。
13.2.8例4的触发器Q的输出波形图例5分析图13.2.9所示的同步时序逻辑电路的功能。
图13.2.9例5的逻辑电路图解：该电路的存储电路由J-K触发器构成，组合电路由门电路构成，属于Mealy型时序逻辑电路。
分析过程如下：第13章 触发器和时序逻辑电路1．写出时序电路的各逻辑方程式（1）这是一个同步时序电路，故时钟方程可以不写 （2）时序电路的驱动方程111J K == 221n J K X Q ==⊕（3）时序电路的输出方程。
12121212n n n n n n n nZ XQ Q XQ Q XQ Q XQ Q ==+2．将驱动方程代入J-K 触发器特性方程，得到状态方程12121211111()()11n n n n nn n n n Q X Q Q X Q Q Q Q Q Q++=⊕+⊕=⋅+⋅=3．列出该时序电路的状态表，画出状态转换图和时序图状态表的列法是：先填入现态Q 2n Q 1n 以及输入X 的的所有取值组合，然后将每一种取值组合值分别代入输出方程及状态方程，求出相应的输出值Z 和次态值Q 2n+1、Q 1n+1。
由此可得到状态表如表13.2.1所示。
根据状态表可以画出状态图如图13.2.10所示，电路的工作波形如图13.2.11示。
图13.2.10 例5的状态图CP X Q 2 Q 1 Z图13.2.11 例5电路的工作波形X/Z4．电路的逻辑功能分析由状态图可知，例5中的逻辑电路是一个二进制可逆计数器。
输入X为低电平（X=0）时，计数器将由初态00开始加计数。
每来一个计数脉冲，计数器加1，依次为00→01→10→11。
当计数器累加4个脉冲后，其状态由11变为00，并产生一个进位脉冲（Z=1）。
当输入为高电平（X=1）时，计数器将由初态11开始减计数。
每来一个脉冲，计数器减1，依次为11→10→01→00。
当计数器累减4个脉冲后，其状态由00变为11，产生一个借位脉冲（Z=1）。
这样，我们把输入X称为加减控制信号，CP称为计数脉冲，于是Z就是进位（X=0时）或者借位（X=1）信号。
因此，图13.2.9是一个在X控制下的对CP 脉冲既能加计数又能减计数的模4可逆计数器。
图13.2.11中，画出了减计数情况下电路的工作波形。
例6 用74LVC161构成九进制加计数器。
解：九进制计数器应有9个状态，而74 LVC 161在计数过程中有16个状态。
如果设法跳过多余的7个状态，则可实现模9计数器。
(1) 反馈清零法用74LVC161构成九进制加计数器如图13.2.12所示。
图13.2.12例6电路图各状态图(2) 反馈置数法一3所示。
用74LVC161构成九进制加计数器如图13.2.1图13.2.13例6电路图反馈置数法二用74LVC161构成九进制加计数器如图13.2.14所示。
第13章 触发器和时序逻辑电路图13.2.14 例6电路图例7 图13.2.15所示为用555定时器组成的液位监控电路，当液面低于正常值时，监控器发声报警。
① 说明监控报警的原理。
② 计算扬声器发声的频率。
解：① 图13.2.15所示电路是由555定时器组成的多谐振荡器，其振荡频率由R 1、R 2和C 的值决定。
电容两端引出两个探测电极插入液体内。
液位正常时，探测电极被液体短路，振荡器不振荡，扬声器不发声。
当液面下降到探测电极以下时，探测电极开路，电源通过R 1、R 2给C 充电，当C u 升至CC 23U 时，振荡器开始振荡，振荡器发声报警。
② 扬声器的发声频率，即为多谐振荡器的频率。
6971001.01010021.543.1243.16321=⨯⨯⨯⨯+=+=-）（）（C R R f H Z13.4 习 题 1313.4.1填空题1．JK 触发器和D 触发器的特性方程分别为1n n n Q JQ KQ +=+， 1n Q D +=。
2．时序逻辑电路按其状态改变是否受同一定时信号控制，可将其分为_同步时序逻辑电路__和⎽异步时序逻辑电路⎽⎽两种类型。