ITU-T J.83B系统中RS编码器的设计与FPGA实现
RS编解码的FPGA实现
该文对软件实现RS码纠错纠删译码进行讨论,并涉及建立有限域的对数表和反对数表、RS码的生成多项式产生的RS码编码等有关问题。
8.学位论文丁丹萍微小卫星通信中基于FPGA的RS码编译码器的设计与实现2006
研制发射微小卫星,是我国利用空间技术服务经济建设、造福人类的重要途径。现代微小卫星在短短20年里能取得长足的发展,主要取决于微小卫星自身的一系列特点:重量轻,体积小,成本低,性能高,安全可靠,发射方便、快捷灵活等。在卫星通信系统中,由于传输信道的多径和各种噪声的影响,信号在接收端会引起差错,通过信道编码环节,可对这些不可避免的差错进行检测和纠正。
2.分析了天线相关(即相关瑞利衰落信道)对空时分组码的影响,提出了级联RS码的空时分组码模型,仿真表明,级联RS码能够有效的提高系统性能,大大的降低了系统误码率。
3.在熟悉正交频分复用基本原理的基础上,提出了基于RS码的OFDM系统,利用Simulink对系统进行仿真,仿真数据表明在RS码信道编码在大信噪比时误码率大大降低。
虽然RS编译码的算法已经比较成熟,但是由于RS码种类较多,具体应用不同,所以很难有适应各种系统的硬件实现。本文的主要目的就是开发基于IEEE802.16d 系统的RS编译码器的硬件实现,以求达到系统最好的性价比。
通过对标准中RS码特点的分析,对传统的RS译码器进行改进,提出了一种适用于该标准的RS译码方法。利用循环码的性质,改进伴随式计算模块,减少延迟时间;利用16d系统中RS码中已知删除位置的特点,简化删除位置多项式计算电路;通过对RS码实际应用环境的分析,减少利用迭代方法解关键方程时所需的基本单元数目。最终利用Verilog语言实现硬件电路,在FPGA上验证通过并应用于WiMAX 802.16d系统。
RS系列编译码器的设计与FPGA实现
摘要本文介绍了RS(255，223)编译码器的实现，其中RS编码器的设计中，利用有限域常数乘法器的特性对编码电路进行优化，将所有的乘法器转化为加法器。
RS译码器采用欧几里德算法，同时考虑到并行结构所需的硬件资源较多，译码器均采用串行结构实现。
这些技术的采用大大提高了RS编译码器的效率，在保证速度的同时最大限度地减少了资源占用。
关键词RS码；卷积码；欧几里德算法；FPGA1引言RS码是一种有很强纠错能力的多进制BCH码，也是一类典型的代数几何码。
它首先由里德(Reed)和索洛蒙(Solomon)应用MS多项式于1960年构造出来的。
它不但可以纠正随机差错，而且对突发错误的纠错能力也很强，因此广泛用于差错控制系统中，以提高数据传输的可靠性。
如今，RS(255，223)已被美国航天局和欧洲空间站在太空卫星通信的级联码系统中作为标准的外码以采用。
2RS(255，223)编码器设计2.1RS(255，223)编码原理RS(n，k)码是一种非二进制的BCH码，工程上的RS纠错编码方式为RS(255，223)，该码的基本特性如下：·码类型：系统码，非透明·码字长度：每个RS码字中包含n=2J-1=255个RS符号=255×8bit；·检验位数：n-k=2t·纠错能力：可纠任一个RS码字中的t=16个RS符号差错；·码最小距离：dmin=2t+1·码的符号：有限域GF（2J）中的元素，每个RS符号由J=8bit 构成，即GF（2）上的8维行向量；·码字中信息符号数目：k=n-2t=223个；·码字格式：d1d2d3…di…d223p1p2…pk…p32，其中di为第i个数据符号，pk为第k个校验符号；·域生成多项式：有限域GF(28)在其特征域GF(2)上的生成多项式为：F（X）=X8+X4+X3+X2+1 其中F（X）为域生成多项式，X 为多项式变量；·码生成多项式：g(x)=(x+a)(x+a2)...(x+a32) 式中，g(x)是码生成多项式；ai是GF(a8)中一个元素。
RS码、LDPC码级联编解码器的FPGA实现
差错控制编码技术是现代通信技术中的关键技术之一,在移动通信、数字电视、计算机存储等数据通信系统中得到了广泛应用。在信道条件恶劣的情况中,常采用纠错能力更强的级联编解码方法,进行差错控制。
本课题以RS码、LDPC码级联编解码系统为研究对象,开发了基于PCI接口的级联纠错编解码系统接口卡。本文的主要研究内容是基于FPGA的RS码与LDPC码的级联实现以及PCI接口控制设计。
该系统由接口控制模块、RS码编解码模块、交织\解交织模块、LDPC码编解码模块以及数据缓存、存储模块组成。实现了由主机端发起写数据,经FPGA处理器处理后进行存储,后再由主机端读出的逻辑功能。
级联编解码实现是本文的重点。本文通过对级联编码理论的研究,确定了含有交织器的串行级联方案。
在RS码编解码实现过程中,重点研究了RS码的译码算法;而在LDPC码的实现过程中,因其译码相对简单,故重点研究了编码算法的实现,并采用了准循环构造编码方法设计了LDPC码编码器。各功能模块采用Verilog HDL语言编程实现,并通过了功能仿真验证。
PCI接口实现是本文另一难点。本文在对PCI总线研现了PCI接口逻辑控制。
本文重点研究了PCI9054接口芯片的功能和开发方法,设计了局部总线接口逻辑,实现了PCI总线接口功能,并为接口卡开发了相应的驱动程序和应用程序。测试表明,该设计能够正确实现读写功能。
改进BM算法的高速RS译码器方案及其FPGA实现
m
! 是计算单元 PE1t-1 )以及偏差值 (di s cr epancy)#,其 中 # 0 ! 。 )=# PE10所计算出来的偏差值 ,且 #(r 0
图 4 是一个单元块 PE1 的具体硬件框图 ;图 5 给 出 Ri BM 算法的具体流程图。 可以看到 ,每一步的运算都是规则、 固定的 ,并 且 没 有 了 除 法 ,每 一 个 时 序 算 到 一 个 # i(di s cr epancy)的 值 ,只需要 3t个时序就可以完成所有 # 的运算 ,进而以
8] 并行有限域乘法器 ,具有结构规则速度快的特点 [ 。
在 RS 高 速 译 码 器 中 , 主 要 的 关 键 延 时 在 于 解 目前 ,用于关键方程获取的方法主要 KES 方程的模块。 有 Ber l ekam p-M as s ey(BM )算法和欧氏 (Eucl i d)算法两 大类。 相对于改进的欧氏 (eE )算法具有结构规则 ,易于 结构化设计的优点 ,BM 算法的实现一般结构不规 则 , 所以在高速译码器中 ,大量采用的是 eE 算法。
为 Gal oi s Fi el d(GF)上的乘法运算和加法运算 ,其中又 以有限域乘法器为主要运算单元 , 其数量和性能决定 了译码器的面积和运算速度。和常用的 M as t r ovi t o′ s方 式不同 , 基于多项式的有限域乘法器往往具有更规则 的结构 ,Reyhani M as ol eh 提出了一种基于多项式的位
8 ] 2 基于多项式的位并行有限域乘法器[
m -1
, 若 A ,B 是 GF(2 )中的元素。 A=!ai# ,ai∈{ 0,1}
i =1
m
i
# 电声技术 2007 年 第 31 卷 第 6 期 " !
基于FPGA的RS码译码器的设计
基于FPGA的RS码译码器的设计杨俊平;姚远程;秦明伟【期刊名称】《电子设计工程》【年(卷),期】2013(21)1【摘要】介绍了符合CCSDS标准的RS (255,223)码译码器的硬件实现结构.译码器采用8位并行时域译码算法,主要包括了修正后的无逆BM迭代译码算法,钱搜索算法和Forney算法.采用了三级流水线结构实现,减小了译码器的时延,提高了译码的速率,使用了VHDL语言完成译码器的设计与实现.测试表明,该译码器性能优良,适用于高速通信.%The decoder structure of Reed-Solomon (255, 223) according to CCSDS specification is introduced. It is given that some basic modules in finite field, the reformulated inversion less BM algorithm, and chien search algorithm and Forney algorithm. The design is implemented with three pipelines which decrease the delay of decoder. The decoder is designed and implemented with VHDL As test result shown, the performance of the decoder described in this paper is excellent and it is applied to high-speed communications.【总页数】4页(P24-27)【作者】杨俊平;姚远程;秦明伟【作者单位】西南科技大学信息工程学院,四川绵阳 621010;西南科技大学信息工程学院,四川绵阳 621010;西南科技大学信息工程学院,四川绵阳 621010【正文语种】中文【中图分类】TP302【相关文献】1.基于FPGA的多元LDPC码编译码器的设计 [J], 肖慧敏;王鹏翔;王中训2.基于FPGA的QC-LDPC码分层译码器设计 [J], 彭阳阳;仰枫帆3.基于单计算单元的极化码CA-SCL译码器FPGA设计 [J], 魏一鸣;仰枫帆4.基于EG LDPC码的快速译码器的FPGA设计与实现 [J], 马克祥;张海林5.基于FPGA的极化码半平行CA-SCL译码器设计 [J], 王美芹;仰枫帆;赵春丽因版权原因，仅展示原文概要，查看原文内容请购买。
一种基于FPGA的高速RS编译码器实现方法[发明专利]
![一种基于FPGA的高速RS编译码器实现方法[发明专利]](https://img.taocdn.com/s3/m/212c3ad40912a21615792937.png)
专利名称：一种基于FPGA的高速RS编译码器实现方法专利类型：发明专利
发明人：宫丰奎,彭克蓉,葛建华
申请号：CN201110081379.X
申请日：20110331
公开号：CN102122964A
公开日：
20110713
专利内容由知识产权出版社提供
摘要：本发明公开了一种基于FPGA的高速RS编译码器实现方法，包括高速RS(244，212)编码器的FPGA实现与高速RS(244，212)译码器的FPGA实现，高速RS编码器基于多项式除法的电路，高速RS译码器基于三级流水线结构，采用双时钟驱动，时钟i_clk与反向时钟i_clk180，同时，在普通GF 域乘法器的基础上，提出三种基本运算单元，常系数GF域乘加器，常系数GF域乘法器以及两时钟周期控制的GF域乘法器，不仅大大提高了运算速度，还降低了硬件复杂度，本发明支持吞吐率高，纠正突发错误能力强，可满足多方面的应用。
申请人：西安电子科技大学
地址：710071 陕西省西安市太白南路2号
国籍：CN
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卷积与RS级联编码的FPGA实现
Inputdata-2，outputdata-3，constraintlength-7，
Convolutioncode0-1001111，Convolutioncode1-1101101，
Data_out:outstd_logic-----卷积编码后的数据
rfd:outstd_logic;-------准备新数据进行编码
rdy:outstd_logic;------编码有效数据信号
2.3交织编码器的FPGA实现
在XILINX公司的集成开发环境ISE14.7中，通过直接调用已经封装好的Interleaver/De-Interleaver,可直接实现对数据的交织编码，实现思路如下：
本方案采用的编码效率是2/3，即每当输入2比特时，此编码器输出3比特的数据。
1.3交织编码器原理
移动通信的特点是发射的信号常常是连续的一段被干扰，但是卷积编码或CRC的纠错能力也只限定在纠正不连续的误码，如果出现了连续误码，则无法解决。为了解决这一问题，则必须使用交织编码技术，交织的目的就是把一个较长的突发性差错离散成随机差错。交织编码可以分为块交织，帧交织，随机交织，混合交织等。
m每个符号比特数；n码长n=2m-1；t纠错个数；d码距d=2t+1；k信息符号个数k=n-2t。
1.2卷积编码器原理
卷积码是纠错码中的又一大类,n个输出比特不仅与当前的k个输入信息有关，还与前（N-1）k个信息有关。通常将N称为约束长度，（有的书的约束长度Nn）。常把卷积码记为由3个（n，k，N）其编码效率为k/n。
本方案采用的RS(32,16)码编码器主要由有限域乘法器、有限域加法器、移位寄存器、开关和选择器实现,在XILINX公司的集成开发环境ISE14.7中，通过直接调用已经封装好的Reed-SolomonencoderCore,可直接实现对数据的RS编码，实现思路如下：
基于FPGA的IRTG-B码编解码器的设计与实现
Ｖｏ ．２ Ｎｏ １ １ ．ｌ １ Ｎ Ｖ ０１ Ｏ ．２ ０
２ ０ ｌ 月 ０１ 年 １
直 流码
Ｄ Ｃ
交流ＡＣ 码 调制
美 国靶 场 司令 部委 员 会 的下 属机 构 ．称 为 “ 场 靶
系统 测 量与 保护 等 领域 的关 键 技术 ．主 要为 其 他 参 试 测 试 设 备 提 供 标 准 时 间 信 号 和 标 准 频 率 信 号 。随着 现 代信 息技 术 的不 断发 展 ，对标 准 化 时 间系统 设 备 的要 求 越来越 高 ，Ｉ Ｉ — 码 以其 优越 ＲＧ Ｂ 性成 为 时间 系统 设备 的 首选 。而对 信 号 的帧 结构 的可 编程 度 、集 成度 的需 求 越来 越 高 ，用 于 时 问 系 统 的Ｉ Ｉ Ｂ 源 的设 计 也 趋 于 高 度 集 成 化 。 Ｒ Ｇ— 码
标 志 位 、位 置 识 别 标 志 和 索 引标 志 识 别 ，从 而 将 Ｂ Ｄ 式 的 时 间 信 息 变 成 Ｉ Ｉ — 格 式 码 ， 同 Ｃ 格 ＲＧ Ｂ
时数 据 并 串处理 可通 过Ｆ Ｇ Ｐ Ａ的一 个Ｉ ／ Ｏ端 口发 送 串行数 据 。 解码 部 分 则 完成 串行 Ｉ Ｉ — 格 式 ＲＧ Ｂ 码 的接 收 并判 断帧 开始 标 志位 和位 置 识 别标 志 ，再 解 出相 应原 始 时 间信 息并 存储 到 双端 口的 Ｒ ＡＭ中。最后 以并行 方 式输 出。 关键 词 ：Ｉ Ｉ — ：可 编程逻 辑 器件 ；Ｆ Ｇ ＲＧ Ｂ Ｐ Ａ；编码 器 ；解码 器
收 稿 日期 ：０ ０ ０ — ７ ２ １ — ６ ０
Ｉ Ｉ — 码 编码 器 由时钟 脉 冲发 生 器模 块 、标 ＲＧ Ｂ 准 时 间形 成模 块 、Ｂ Ｄ码 转 换 模 块 、并 串转 换 、 Ｃ
保密通信中RS编解码的FPGA实现
保密通信中RS编解码的FPGA实现由于信道中存在干扰，数字信号在信道中传输的过程中会产生误码。
为了提高通信质量，保证通信的正确性和可靠性，通常采用差错控制的方法来纠正传输过程中的错误。
本文的目的就是研究如何通过差错控制的方法以提高通信质量，保证传输的正确性和可靠性。
重点研究一种信道编解码的算法和逻辑电路的实现方法，并在硬件上验证，利用码流传输的测试方法，对设计进行测试。
在以上的研究基础之上，横向扩展和课题相关问题的研究，包括FPGA实现和高速硬件电路设计等方面的研究。
纠错码技术是一种通过增加一定的冗余信息来提高信息传输可靠性的有效方法。
RS码是一种典型的纠错码，在线性分组码中，它具有最强的纠错能力，既能纠正随机错误，也能纠正突发错误。
在深空通信，移动通信以及数字视频广播等系统中具有广泛的应用，随着RS编码和解码算法的改进和相关的硬件实现技术的发展，RS码在实际中的应用也将更加广泛。
在研究中，对所研究的问题进行分解，集中精力研究课题中的重点和难点，在各个模块成功实现的基础上，成功的进行系统组合，协调各个模块稳定的工作。
在本文中的EDA设计中，使用了自顶向下的设计方法，编解码算法每一个子模块分开进行设计，最后在顶层进行元件例化，正确实现了编码和解码的功能。
本文首先介绍相关的数字通信背景；接着提出纠错码的设计方案，介绍RS(31, 15)码的编译码算法和逻辑电路的实现方法，RTL代码编写和逻辑仿真以及时序仿真，并讨论了FPGA设计的一般性准则以及高速数字电路设计的一些常用方法和注意事项；最后设计基于FPGA勺硬件电路平台，并利用静态和动态的方法对编解码算法进行测试。
通过对编码和解码算法的充分理解，本人使用Verilog HDL语言对算法进行了RTL描述，在Altera公司Cyclone系列FPGA平台上面实现了编码和解码算法。
其中，编码的最高工作频率达到158MHz解码的最高工作频率达到91MHz 在进行硬件调试的时候，整个系统工作在30MHz的时钟频率下，通过了硬件上的静态测试和动态测试，并能够正确实现预期的纠错功能。
可见光通信中RS编译码FPGA硬件算法及具体实现
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工 程 与材料 科 学 ／Ｅ ｎ ｇ ｉ ｎ ｅ ｅ ｒ ｉ ｎ ｇ＆ Ｍａ ｔ ｅ ｒ ｉ ａ ｌ Ｓ ｃ ｉ ｅ ｎ ｃ ｅ ｓ
第３ ５卷
可实现 木
胡鹏 飞 ， 沈 力 ， 宋茂 江 ， 杨 霏 ， 韩 锋
（ 贵州省计量测试 院 ， 贵卅 ｌ 贵阳
本 编码 译码 器具有参数可 变， 工作速 度高等特点 ， 并且 与 系统 中运行长度有 限码有一 定的搭 配协调性 ， 具有 良好 的纠错功 能。 关键词 ： 可见光协议 ， 参数可 变， 纠错
中 图分 类 号 ： Ｔ Ｐ ２ ５ 文献标识码 ： Ａ 文 章 编 号 ：１ ０ ０ ３ — ６ ５ ６ ３ （ ２ ０ １ ７ ） ０ ２ － ０ ０ ５ ８ － ０ ５