fpga毕业设计任务书
基于FPGA的GPS数据采集存储电路设计毕业设计（10到19）
基于FPGA的GPS数据采集存储电路设计毕业设计（10到19）本课题采用AMD公司成产的AM29LV160B FLASH芯片，该芯片是一个16Mbit，3.0V供电，48个管脚，采用TSOP封装的存储芯片，该芯片可以设定为2×8Mbit，也可设定为1×16Mbit，适用于8位、16位的系统存储，具有存储速度快，使用寿命长等优点。
3 系统硬件设计3.1 Altium DesignerAltium Designer 是原Protel软件开发商Altium公司推出的一体化的电子产品开发系统，主要运行在Windows XP操作系统。
这套软件通过把原理图设计、电路仿真、PCB绘制编辑、拓扑逻辑自动布线、信号完整性分析和设计输出等技术的完美融合，为设计者提供了全新的设计解决方案，使设计者可以轻松进行设计，熟练使用这一软件必将使电路设计的质量和效率大大提高。
Altium Designer 除了全面继承包括Protel 99SE、Protel DXP在内的先前一系列版本的功能和优点外，还增加了许多改进和很多高端功能。
该平台拓宽了板级设计的传统界面，全面集成了FPGA设计功能和SOPC设计实现功能，从而允许工程设计人员能将系统设计中的FPGA与PCB设计及嵌入式设计集成在一起。
由于Altium Designer 在继承先前Protel软件功能的基础上，综合了FPGA设计和嵌入式系统软件设计功能，Altium Designer 对计算机的系统需求比先前的版本要高一些。
2005年年底，Protel软件的原厂商 Altium公司推出了Protel系列的最新高端版本Altium Designer 6.0。
Altium Designer 6.0，它是完全一体化电子产品开发系统的一个新版本，也是业界第一款也是唯一一种完整的板级设计解决方案。
Altium Designer 是业界首例将设计流程、集成化PCB 设计、可编程器件（如FPGA）设计和基于处理器设计的嵌入式软件开发功能整合在一起的产品，一种同时进行PCB和FPGA设计以及嵌入式设计的解决方案，具有将设计方案从概念转变为最终成品所需的全部功能。
fpga毕业设计任务书
[5]夏宇闻.《Verilog数字系统设计》,北京:北京航空航天大学出版社,2004:120-126.
[6]王等,吴继华,范丽珍,等.AlteraFPGA/CPLD设计[M].北京:人民邮电出版社,2005
毕业设计（论文）题目：
基于FPGA的NAND Flash控制器设计
一、毕业设计（论文）内容及要求（包括原始数据、技术要求、达到的指标和应做的实验等）
1提供条件：
PC机，FPGA开发板，USB等数据线，数码管，flash存储器
2设计内容与要求:
(1)查阅有关资料，了解FLASH Memory的分类和NAND FLASH的一些基本知识
[7]王崇剑,李玉山.基于FPGA的K9F2G08UOM NAND Flash控制器设计[J].电子元器件应用，2008,10(3):4- 7.
系(教研室)主任：（签章）年月日
学院主管领导：（签章）年月日
6.5.15~6.3，撰写论文
四、主要参考资料（包括书刊名称、出版年月等）:
[1]孙航,《Xilinx可编程逻辑器件的高级应用与设计技巧》［M］,北京:电子工业出版社,2004:35-60.
[2] SAMSUNG..K9F1028U0B. Data Sheet. 2004:6-21.
[3]王冠.《Verilog HDL与数字电路设计》［J］,北京:机械工业出版社,2006:4-7.
2.3.19~3.31，熟练使用Quartus II 9.0、NIOS II，了解基本Verilog语言
3.4.1~4.22，编写程序，能把数据输入Flash中并在数码管上显示出来
有关FPGA的毕业论文---精品模板
天津工业大学毕业设计（论文）基于FPGA的LCD显示控制系统的设计姓名：马震院(系）别: 信息与通信工程学院专业: 电子信息工程班级：电子061指导教师：周勇职称：讲师2010年 6 月13 日天津工业大学毕业设计(论文）任务书院长教研室主任指导教师毕业设计（论文）开题报告表天津工业大学毕业设计（论文）进度检查记录天津工业大学本科毕业设计（论文）评阅表摘要本课题主要任务是设计基于FPGA的LCD控制器，兼顾好程序的易用性，以方便之后模块的移植和应用。
本课题的设计采用了带ST7920驱动的12864-12的液晶模块，并使用Xilinx公司的spartanII系列的XC2STQ144来作为核心的控制器。
控制器部分采用VHDL语言编写，主体程序采用了状态机作为主要控制方式。
ST7920是一种内置128x64-12汉字图形点阵地液晶显示控制模块，用于显示汉字和模型。
最后实现使用FPGA在LCD上的任意位置显示任意的16*16像素的中文字符以及16＊8的英文字符，另外要能根据输入数据的变化同步变化LCD上显示的内容.同时要能将储存模块中的图片数据正常地显示在LCD上。
该课题的研究将有助于采用FPGA的系列产品的开发,特别是需要用到LCD 的产品的开发。
同时可以大大缩短FPGA的开发时间。
另外，由于模块的易用性，也将使得更多的采用FPGA的产品之上出现LCD，增加人机之间的交互性，为行业和我们的生活带来新的变化。
关键词：ST7920；12864—12 ；VHDL；FPGA ；LCDABSTRACTIn this project, the main object is to design a LCD controller based on FPGA，and at the same time emphasize on the convenience for the later application and migration. In this project, This topic is designed with a belt—driven 12864—12 ST7920 LCD module, and use the Xilinx's spartanII series XC2STQ144 as the core of the controller。
基于FPGA的基带信号的位同步信号提取(附程序)【毕业设计论文】
xxxx学院毕业设计论文题目：基于单片机和FPGA的位同步信号提取专业班级：电子信息工程学生姓名：学号：完成日期：指导教师：评阅教师：2006 年6月湖南工程学院应用技术学院毕业设计(论文)诚信承诺书本人慎重承诺和声明：所撰写的《基于单片机和FPGA的位同步信号提取》是在指导老师的指导下自主完成，文中所有引文或引用数据、图表均已注解说明来源，本人愿意为由此引起的后果承担责任。
设计(论文)的研究成果归属学校所有。
学生(签名)年月日湖南工程学院应用技术学院毕业设计（论文）任务书设计（论文）题目：基于单片机和FPGA的位同步信号提取姓名专业电子信息工程班级 0281 学号 16指导老师刘正青职称实验师教研室主任刘望军一、基本任务及要求：本课题是设计一具有通用性的输入信号的位同步提取系统，系统可以实现10HZ~1MHZ的信号同步。
使用单片机进行实时控制现场可编程逻辑门阵列FPGA完成位同步信号提取，通过理论和实验研究，完成硬件电路和软件设计并试制样机，要求完成：1、单片机实时控制FPGA，完成实时频率跟踪测量和自动锁相；2、在FPGA 内部，设计完成以下部分：A、全数字锁相环DPLL，主要包含：数控振荡器、鉴相器、可控模分频器B、LED动态扫描电路、FPGA和单片机的数字接口，以完成两者之间的数字传递3、设计辅助电路：键盘、LED；二、进度安排及完成时间：（1）第二周至第四周：查阅资料、撰写文献综述和开题报告；（2）第五周至第六周：毕业实习；（3）第六周至第七周：项目设计的总体框架：各个模块以及各个模块之间的关系确定，各个模块的方案选择与各个模块的所用主要器件的确定；（4）第八周至第十三周：各个模块的主要器件熟悉及相关知识的熟悉；各个模块的具体任务实现：硬件电路、软件编程；（5）第十四周至第十五周：系统的总体仿真与调试（6）第十六周至第十七周：撰写设计说明书；（7）第十八周：毕业设计答辩；目录摘要........................................................................................................ 错误！未定义书签。
FPGA课程设计报告材料
FPGA课程设计报告学部：信息科学与技术学部专业：通信工程班级：10级1班学号：100103011125姓名：万洁指导老师：祝宏合作伙伴：张紫君2012.12.13 一．《任务书》：实验一 100进制的可逆计数器（11——12周）实验二交通灯控制系统（15周）实验三多功能数字钟系统（14-15周）二．实验书写格式：一：题目要求二：程序代码三：操作步骤及运行结果截图四：心得体会三．实验附录：一：老师提供的资源二：关于实验所用EP4CE115F29板的简介实验一 100进制的可逆计数器一、设计一个可控的100进制可逆计数器，要求用实验箱下载。
（1）计数器的时钟输入信号周期为200ns。
（2）以十进制形式显示。
（3）有一个复位端clr和两个控制端plus和minus，在这些控制信号的作用下，计数器具有复位、增或减计数、暂停功能。
clr plus minus 功能0 ××复位为01 1 0 递增计数1 0 1 递减计数1 1 1 暂停计数二、程序如下：module keni100(CLR,CLK,PLUS,MINUS,OUT); //100进制的可逆计数器input CLR,PLUS,MINUS,CLK;output [7:0]OUT;reg [7:0]OUT;always@(posedge CLK)beginif(!CLR) //如果CLR为零，输出为零；反之，运行else程序OUT[7:0]<=0;elsebeginif(PLUS==0 && MINUS==1) //100进制的递减计数beginif (OUT[3:0]==0)beginOUT[3:0]<=9;if (OUT[7:4]==0) OUT[7:4]<=9;elseOUT[7:4]<=OUT[7:4]-1;endelse OUT[3:0]<=OUT[3:0]-1;endif(PLUS==1 && MINUS==0) //100进制的递增计数beginif (OUT[3:0]==9)beginOUT[3:0]<=0;if (OUT[7:4]==9) OUT[7:4]<=0;elseOUT[7:4]<=OUT[7:4]+1;endelse OUT[3:0]<=OUT[3:0]+1;endif(PLUS==1 && MINUS==1) OUT<=OUT; //若PLUS和MINUS都为1，暂停计数if(PLUS==0 && MINUS==0) OUT<=0; //若都为零，输出为零endendendmodule三、运行程序1、在quarters II9.1输入程序打开quarters II界面，点击file→New,在出现的对话框，如图1.1所示，选择Text File，点击OK.——图1.1 在出现的输入界面内输入程序，点击file→save as，在出现的对话框中点击Yes,然后在出现的new project Wizard对话框中点击next,在Family&Device Settings 对话框中选择如下图1.2所示的选项，在选择第三方软件的对话框中的选项选为none后点击next,在随后出现的对话框中，点击finish。
关于fpga的毕业设计
关于fpga的毕业设计
近年来，随着计算机科学技术的不断发展，各种新颖的硬件设备层出不穷，为计算机领域的研究提供了更多的技术支持。
FPGA（Field Programmable Gate Array）是一种可以实现可编程的数字电路的器件，具有高度的灵活性和可扩展性，被广泛地应用于计算机、通信、汽车、航空、医疗等领域。
因此，在计算机科学专业的毕业设计中，FPGA的应用也越来越受到关注。
在FPGA的毕业设计中，一般需要考虑以下几个方面：
1.设计目标：毕业设计中需要明确设计的目标，如实现什么功能、提高什么性能等等。
2.硬件设计：根据设计目标，需要对FPGA进行硬件设计，包括电路图设计、逻辑设计、时序设计等等。
3.软件设计：与硬件设计相辅相成，软件设计是FPGA毕业设计的重要组成部分，包括使用HDL（硬件描述语言）进行代码编写，使用EDA（电子设计自动化）工具进行仿真和综合等。
4.调试和测试：毕业设计完成之后，需要进行调试和测试，确保FPGA的功能和性能达到设计要求。
5.文献综述：毕业设计中需要进行文献综述，了解相关领域内已有的研究成果和技术进展，为FPGA毕业设计的实现提供参考和借鉴。
总之，FPGA毕业设计是计算机科学专业学生的重要任务之一，要求有一定的电路和编程基础，并需要深入了解FPGA的原理和应用场景，才能够完成高水平的毕业设计。
fpga设计报告模板
成绩评定表学生姓名要强班级学号1103040113专业电子科学与技术课程设计题目曼彻斯特编解码电路设计评语组长签字：成绩日期20 年月日课程设计任务书学院信息科学与工程学院专业电子科学与技术学生姓名要强班级学号 1103040113课程设计题目曼彻斯特编解码电路设计实践教学要求与任务:工作计划与进度安排:第1-2天：讲解题目，准备参考资料，检查、调试实验软硬件，进入设计环境，开始设计方案和验证方案的准备；第3-5天：完成设计，经指导老师验收后进入模块电路设计（验收设计文档）；第6-9天：完成模块电路代码输入，并完成代码的仿真（验收代码与仿真结果）；第9-10天：约束设计，综合（验收约束与综合结果）；第11-12天：布局布线，完成版图（验收版图结果）；第13-14天：物理验证、后仿真，修改设计（验收物理验证结果和时序仿真结果）；第15天：整理设计资料，验收合格后进行答辩。
指导教师：201 年月日专业负责人：201 年月日学院教学副院长：201 年月日摘要本设计实现串行NRZ码输入，manchester码输出；manchester码输入，NRZ输出。
其中包括NRZ码字按照编码规则编码；解码恢复NRZ码；编码时2x时钟输入，在内部进行分频；解码时钟恢复选作；工作时钟10kHz即可；自行设计设计下载后的验证方案；完成全部流程：设计文档、模块设计、代码输入、功能仿真、约束与综合、布局布线、下载验证等。
本设计重点采用Verilog HDL描述、ModelSim进行功能仿真、QuartusII进行逻辑综合和适配下载，最后在Altera公司的Cyclone的芯片EP20Q240C8上实现并完成测试。
在此设计过程中，完整地建立了测试平台，通过8段数码管的显示与输出波形的验证，完成了功能和时序仿真，成功实现了串行NRZ码输入，曼彻斯特码输出；曼彻斯特码输入，NRZ输出。
在完成本次设计的同时考虑到其实用性方面，曼彻斯特码是一种数据通讯线性码，它的每一个数据比特都是由至少一次电压转换的形式所表示的。
FPGA课程设计报告
F PG A课程设计报告（实现多功能数字钟）专业班级: 07通信2班******学号：************时间：2009.12.30一、标题:设计多功能数字钟控制电路二、任务书:用MAX+PLU SⅡ软件及Verilog HDL语言设计一个多功能的数字钟，包括有时、分、秒的计时，以及校时（对小时、分钟和秒能手动调整以校准时间）、正点报时（每逢整点，产生“嘀嘀嘀嘀-嘟”，4短一长的报时音）等附加功能。
三、关键词：24进制、60进制、正点报时、校时、数字钟四、总体方案：多功能数字钟控制电路框图是由三部分组成的，即秒分时控制电路、整点报时控制电路、时段控制电路。
用Verilog HDL硬件描述语言完成编译和仿真。
五、原理框图如下：↓↓↓六、Verilog HDL硬件描述语言编写的功能模块:/*秒计数器m60*/module m60(M,CP60M,CPM,RD);output [7:0]M;output CP60M;input CPM;input RD;reg [7:0]M;wire CP60M;always@(negedge RD or posedge CPM)beginif(!RD)begin M[7:0]<=0;endelsebeginif((M[7:4]==5)&&(M[3:0]==9))beginM[7:0]<=0;endelsebeginif(M[3:0]==9)beginM[3:0]<=0;if(M[7:4]==5)begin M[7:4]<=0;endelse M[7:4]<=M[7:4]+1;endelse M[3:0]<=M[3:0]+1;endendendassign CP60M=~(M[6]&M[4]&M[3]&M[0]); endmodule/*分计数器m60*/module m60(M,CP60M,CPM,RD);output [7:0]M;output CP60M;input CPM;input RD;reg [7:0]M;wire CP60M;always@(negedge RD or posedge CPM) beginif(!RD)begin M[7:0]<=0;endelsebeginif((M[7:4]==5)&&(M[3:0]==9))beginM[7:0]<=0;endelsebeginif(M[3:0]==9)beginM[3:0]<=0;if(M[7:4]==5)begin M[7:4]<=0;endelse M[7:4]<=M[7:4]+1;endelse M[3:0]<=M[3:0]+1;endendendassign CP60M=~(M[6]&M[4]&M[3]&M[0]); endmodule/*小时计数器m24*/module m24(H,CPH,RD);output [7:0]H;input CPH,RD;reg [7:0]H;always@(negedge RD or posedge CPH) beginif(!RD) H[7:0]<=0;elsebeginif((H[7:4]==2)&&(H[3:0]==3))beginH[7:0]<=0;endelsebeginif(H[3:0]==9)begin H[3:0]<=0;H[7:4]<=H[7:4]+1;endelse H[3:0]<=H[3:0]+1;endendendendmodule/*秒分时控制计数器xiaoshi2*/module xiaoshi2(CPM,CPH,CPS,CP60M,CP60S,SWM,SWH);output CPM,CPH;input SWM,SWH;input CPS,CP60S,CP60M;reg CPM,CPH;always@(SWM or SWH or CPS or CP60S or CP60M)begincase({SWM,SWH})2'b01: begin CPM<=CPS;CPH<=CP60M;end2'b10: begin CPM<=CP60S;CPH<=CPS;enddefault: begin CPM<=CP60S;CPH<=CP60M;end endcaseendendmodule/*时段控制器sdkz*/module sdkz(h,sk);input [7:0]h;output sk;reg sk;always@(h)beginif((h<=5)||(h>=19))sk<=1;elsesk<=0;endendmodule/*报时计数器baoshi*/module baoshi(m6,m4,m3,m0,s6,s4,s3,s0,dy,gy,bshi); input m6,m4,m3,m0,s6,s4,s3,s0,dy,gy;output bshi;wire bm;reg bshi;assign bm=m6&m4&m3&m3&m0&s6&s4&s0; always@(bm or s3 or dy or gy)beginif(bm&s3)bshi<=gy;else if(bm)bshi<=dy;elsebshi<=0;endendmodule七：各模块原理图及仿真波形：24进制原理图：60进制原理图：电路原理图:时段控制：报时：1、秒计数器仿真波形2、分计数器的仿真波形3、小时计数器的仿真波形4、秒分时控制电路的仿真波形5、时段控制的仿真波形6、报时器的仿真波形八、顶层文件及仿真波形顶层文件的仿真波形：九：选用ACEX1K芯片中的EP1K30TC144-3型号，对芯片管脚号的分配如下：十：课程设计结论：此次课程设计通过最终下载及编译可实现以上功能，在七段显示器上可实现秒、分计数器60进制，时计数器24进制显示，以及调节CLK1、CLK2的频率可使计数器上数字延时显示。
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[5]夏宇闻.《Verilog数字系统设计》,北京:北京航空航天大学出版社,2004:120-126.
[6]王等,吴继华,范丽珍,等.AlteraFPGA/CPLD设计[M].北京:人民邮电出版社,2005
Байду номын сангаас[7]王崇剑,李玉山.基于FPGA的K9F2G08UOM NAND Flash控制器设计[J].电子元器件应用，2008,10(3):4- 7.
系(教研室)主任：（签章）年月日
学院主管领导：（签章）年月日
(9)进行FPGA仿真与验证。
二、完成后应交的作业（包括各种说明书、图纸等）
1.毕业设计论文一份（不少于1.5万字）；
2.外文译文一篇（不少于5000英文单词）；
3.包含开题报告、论文、程序等的光盘一份。
三、完成日期及进度
2013年3月4日至2011年6月3日，共13周。
进度安排：
1.3.4~3.18，查阅并翻译外文资料
(2)了解NAND FLASH的控制信号及命令集
(3)选择设计方法及一些实现功能
(4)熟悉EP2C5Q208C8N开发板
(5)熟练使用Quartus II，掌握FPGA的软硬件设计方法
(6)了解逻辑实现时的Verilog HDL代码基本语言
(7)熟悉控制器结构和接口定义
(8)利用FPGA设计NAND Flash控制器；
毕业设计（论文）题目：
基于FPGA的NAND Flash控制器设计
一、毕业设计（论文）内容及要求（包括原始数据、技术要求、达到的指标和应做的实验等）
1提供条件：
PC机，FPGA开发板，USB等数据线，数码管，flash存储器
2设计内容与要求:
(1)查阅有关资料，了解FLASH Memory的分类和NAND FLASH的一些基本知识
2.3.19~3.31，熟练使用Quartus II 9.0、NIOS II，了解基本Verilog语言
3.4.1~4.22，编写程序，能把数据输入Flash中并在数码管上显示出来
4.4.23~4.30，调试完善设计方案，确保显示出来的和输入的一样且具有可擦写功能
5.5.1~5.14，FPGA仿真与测试
6.5.15~6.3，撰写论文
四、主要参考资料（包括书刊名称、出版年月等）:
[1]孙航,《Xilinx可编程逻辑器件的高级应用与设计技巧》［M］,北京:电子工业出版社,2004:35-60.
[2] SAMSUNG..K9F1028U0B. Data Sheet. 2004:6-21.
[3]王冠.《Verilog HDL与数字电路设计》［J］,北京:机械工业出版社,2006:4-7.