74ls161引脚图与管脚功能表资料
引脚功能表
四位同步二进制可预置计数器74L S161的引脚图,逻辑符号及功能表
四位同步二进制可预置计数器74LS161的引脚图,逻辑符号及功能表
图9-21为74161型四位同步二进制可预置计数器的外引线排列图及其逻辑符号，其中是直接清零端，
是预置数控制端，A3A2A1A0是预置数据输入端，EP和ET是计数控制端，是计数输出端，RCO是进位输出端。
74161型计数器的功能表如表9-10所示。
(a)外引线排列图(b)逻辑符号
图9-2174161型四位同步二进制计数器
表9-1074161
由表9-10可知，74161具有以下功能。
①异步清零。
=0时，计数器输出被直接清零，与其他输入端的状态无关。
②同步并行预置数。
在=1条件下，当=0且有时钟脉冲CP的上升沿作用时，A3、A2、A1、A0输入端的
数据d3、d2、d1、d0将分别被、、、所接收。
③保持。
在==1条件下，当ET·EP=0，不管有无CP脉冲作用，计数器都将保持原有状态不变。
需要说明的是，当EP=0，ET=1时，进位输出RCO也保持不变；而当ET=0时，不管EP状态如何，进位输出RCO=0。
④计数。
当==EP=ET=1时，74161处于计数状态。
实用文库汇编之74161引脚功能表
实用文库汇编之四位同步二进制可预置计数器74LS161的引脚图,逻辑符号及功能表四位同步二进制可预置计数器74LS161的引脚图,逻辑符号及功能表图9-21为74161型四位同步二进制可预置计数器的外引线排列图及其逻辑符号，其中是直接清零端，是预置数控制端，A3A2A1A0是预置数据输入端，EP和ET是计数控制端，是计数输出端，RCO是进位输出端。
74161型计数器的功能表如表9-10所示。
(a) 外引线排列图 (b) 逻辑符号图9-21 74161型四位同步二进制计数器表清0预置控制时钟预置数据输入输出EP ET CP A3A2A1A00 ××××××××0 0 0 01 0 ××↑d3d2d1d0d3d2d1d01 1 0 ××××××保持1 1 ×0 ×××××保持1 1 1 1 ↑××××计数由表9-10可知，74161具有以下功能。
①异步清零。
=0时，计数器输出被直接清零，与其他输入端的状态无关。
②同步并行预置数。
在=1条件下，当=0且有时钟脉冲CP的上升沿作用时，A3、A2、A1、A0输入端的数据 d3、d2、d1、d0将分别被、、、所接收。
③保持。
在==1条件下，当ET·EP=0，不管有无CP脉冲作用，计数器都将保持原有状态不变。
需要说明的是，当EP=0，ET=1时，进位输出RCO也保持不变；而当ET=0时，不管EP 状态如何，进位输出RCO=0。
④计数。
当==EP=ET=1时，74161处于计数状态。
74LS161和74LS290集成计数器功能说明
74LS161和74LS290集成计数器功能说明1、集成同步计数器同步计数器电路复杂，但计数速度快，多用在计算机电路中。
目前生产的同步计数器芯片分为二进制和十进制两种。
（1）集成同步二进制计数器中规模同步四位二进制加法计数器74LS161具有计数、保持、预置、清零功能。
图8.51所示是它的逻辑符号和引脚排列图。
图8.51 74LS161的逻辑符号和外引脚排列图图中LD为同步置数控制端，d R为异步置0控制端，EP和ET为计数控制端，D0~D3为并行数据输入端，Q0~Q3为输出端，C为进位输出端。
表8.13为74LS161的功能表。
R=0时，输出端清0，与CP无关。
①异步清0 当dR=1，当LD=0时，在输入端D3D2D1D0预置某个数据，则在CP脉②同步并行预置数d冲上升沿的作用下，就将输入端的数据置入计数器。
R=1，当=1时，只要EP和ET中有一个为低电平，计数器就处于保持状态。
③保持d在保持状态下，CP不起作用。
R=1，LD=1，EP=ET=1时，电路为四位二进制加法计数器。
当计到1111时，④计数d进位输出端C送出进位信号（高电平有效），即C=1。
（2）集成同步十进制计数器集成同步十进制加法计数器74LS160的管脚图和功能表与74LS161基本相同，唯一不同的是74LS160是十进制计数器，而74LS161是二进制计数器。
2、集成异步计数器异步计数电路简单，但计数速度慢，多用于仪器、仪表中。
（1）集成计数器74LS290图8.52是二-五-十进制集成计数器74LS290的逻辑结构图。
它兼有二进制、五进制和十进制三种计数功能。
当十进制计数时，又有8421BCD 和5421BCD 码选用功能，表8.14是它的功能表。
95481213131011CP 0CP 1Q 0Q 1Q 3Q 2R O(1)R O(2)S 9(1)S 9(2)图8.52 74LS290的逻辑结构图由表可知，74LS290具有如下功能：①异步置0 当R 0（1）=R 0（2）=1且S 9（1）或S 9（2）中任一端为0，则计数器清零，即Q D Q C Q B Q A =0000。
74ls161引脚图与管脚功能表资料
74LS161是常用的四位二进制可预置的同步加法计数器，他可以灵活的运用在各种数字电路，以及单片机系统种实现分频器等很多重要的功能，：<74ls161引脚图>管脚图介绍：时钟CP和四个数据输入端P0~P3清零/MR使能CEP，CET置数PE数据输出端Q0~Q3以及进位输出TC. (TC=Q0·Q1·Q2·Q3·CET)输入输出C R CP LDEP ET D3D2D1DQ3Q2Q1Q0 Ф Ф Ф Ф Ф Ф Ф Ф 0 0 0 01 ↑ 0 Ф Ф d c b a d c b a1 ↑ 1 0 Ф Ф Ф Ф Ф Q3 Q2Q1Q01 ↑ 1 Ф 0 Ф Ф Ф Ф Q3 Q2Q1Q01 ↑ 1 1 1 Ф Ф Ф Ф 状态码加1<74LS161功能表>从74LS161功能表功能表中可以知道，当清零端CR=“0”，计数器输出Q3、Q2、Q1、Q0立即为全“0”，这个时候为异步复位功能。
当CR=“1”且LD=“0”时，在CP信号上升沿作用后，74LS161输出端Q3、Q2、Q1、Q0的状态分别与并行数据输入端D3，D2，D1，D0的状态一样，为同步置数功能。
而只有当CR=LD=EP=ET=“1”、CP脉冲上升沿作用后，计数器加1。
74LS161还有一个进位输出端CO，其逻辑关系是CO= Q0·Q1·Q2·Q3·CET。
合理应用计数器的清零功能和置数功能，一片74LS161可以组成16进制以下的任意进制分频器。
161 的清除端是异步的。
当清除端C LEAR 为低电平时，不管时钟端C LOCK 状态如何，即可完成清除功能。
161 的预置是同步的。
当置入控制器L OAD 为低电平时，在C LOCK 上升沿作用下，输出端QA－QD 与数据输入端A－D 相一致。
对于54/74161，当C LOCK 由低至高跳变或跳变前，如果计数控制端E NP、ENT 为高电平，则L OAD 应避免由低至高电平的跳变，而54/74LS161 无此种限制。
74LS161中文资料
741S161中文资料介绍741S161是一种四位二进制同步计数器，采用了1S风格的逻辑门实现，能够实现在给定的时钟脉冲下进行递增或递减计数的功能。
该芯片广泛应用于数字逻辑电路和计算机系统中。
功能特点•可以实现二进制计数，递增或递减∙集成了同步和异步清零功能•可以设置最大计数值•支持并行和串行数据输入•适用于高速计数和频率分频应用•可配置的异步复位功能引脚说明741S161芯片一共有16个引脚，其中各引脚的功能如下:1.八进制清零器（C1R）:接地信号时，该引脚将计数器清零。
2.CPD：串行数据输入时钟引脚，用于控制串行数据输入。
3.CET：计数器使能输入引脚，控制计数器的启用。
4.PE：并行输入使能引脚，控制并行输入的启用。
5.P0-P3：并行数据输入引脚，用于输入4位二进制数。
6.Q0-Q3：并行输出引脚，输出计数器的当前值。
7.UP/DN：计数器的计数方向选择引脚，接地时计数器减少，未接地时计数器增加。
8.MR：异步复位引脚，接地时计数器清零。
9.TC：计数器溢出弓I脚，当计数器的当前值等于最大计数值时为高电平。
10.GND：接地引脚。
H.TC：计数器溢出弓I脚，当计数器的当前值等于最大计数值时为高电平。
12.CEP：并行输入使能引脚,控制并行输入的启用。
13.CPD:串行数据输入时钟引脚，用于控制串行数据输入。
14.CET：计数器使能输入引脚，控制计数器的启用。
15.CP:时钟输入引脚，接收时钟脉冲输入。
16.VCC：正电源引脚。
741S161应用示例清零器（C1R）:接地CPD:接到串行数据输入时钟CET：接地PE：接到并行输入使能P0-P3：接到并行输入数据UP/DN:接地MR：接地TC：接到溢出检测电路GND：接地CEP:接地CPD:接到时钟输入CET：接地CP:接到时钟输入VCC：正电源在上述示例中，我们配置了741S161来实现一个简单的二进制计数器。
并行输入模式被启用，四位并行数据会被输入到P0-P3引脚。
4位同步计数器74LS161基本原理
0 电平；CP 端为同步时钟脉冲输入端，脉冲上升沿有效。LD 为计数器的并行输
入控制端，仅当 LD 端为 0 电平且 CR 为 1 电平时，在 CP 脉冲上升沿，计数器将
输入数据 D3 ~ D0 预置入输出端 Q3 ~ Q0 中；ENP 和 ENT 为计数器功能选择控制 端， ENP 和 ENT 同为 1 时，计数器为计数状态，否则为保持状态。
D3 D2 D1 D0
1
6543
图 1 74LS161 引脚图 表 1 74LS161 功能表
工作方式
CR
CP
复位
0
并行输入1↑1保持11
计数
1
↑
输入
ENP
0 0 1 1
ENT
0 1 0 1
输出 Qn+1
LD
Dn
Qn
0
0
1/0
1/0
1
保持
1
保持
1
保持
1
计数
CR 端为计数器的异步复位端，低电平有效，复位时计数器输出 Q3 ~ Q0 皆为
4 位同步计数器 74LS161
74LS161 是 4 位初值可预置的同步计数器。其引脚图如图 1 所示，具体功能 及引脚定义如表 1 所示。
UCC = Pin 16 9 GND = Pin 8
LD
2
CP
15 RCO CR
11 12 13 14
Q3 Q2 Q1 Q0 ENP 7
74LS161 ENT 10
四位同步二进制计数器74LS161
四位同步二进制计数器74LS161————————————————————————————————作者：————————————————————————————————日期：四位同步二进制计数器74LS161逻辑符号如图所示：逻辑功能如下表所示：74LS161功能表PTCP 功能1 × 0 ××1 × 1 0 ×1 0 1 1 ×1 1 1 1 0↑↑×××计数并行输入保持保持（CO=0）清零CP是时钟脉冲信号端，是异步清零端，是同步置数控制端，P和T为计数允许控制端，D0～D3为并行数据输入端，Q0～Q3为数据输出端，CO为进位输出端。
由功能表可以看出该芯片具有以下功能：（1）清零功能。
当时，计数器异步清零。
即只要，计数器输出状态立刻变为“0000”。
（2）同步并行置数功能。
当、时，在CP上升沿作用下，并行输入数据D0～D3进入计数器，使计数器的输出端状态为Q3 Q2Q1 Q0＝D3D2 D1D0。
（3）保持功能。
当、时，若P·T＝0，则计数器保持原来状态不变。
对于进位输出信号有两种情况：如果T=0，则CO=0；如果T=1，则CO= Q3 ·Q2·Q1 ·Q0（4）计数功能。
当、时，若P＝T＝1，则在时钟脉冲CP上升沿的连续作用下，计数器输出（Q3Q2Q1Q0）的状态按0000→0001→0010→0011→0100→0101→0110→0111→1000→1001→1010→1011→1100→1101→1110→1111→0000的次序循环变化，完成十六进制（或称四位二进制）加法计数。
并且当计数器计到1111时，进位输出端CO输出为1，其他状态时CO输出为0。
74LS161计数器
74LS161计数器
<74ls161引脚图>
管脚图介绍：
时钟CP和四个数据输⼊端P0~P3
清零/MR
使能CEP，CET
置数PE
数据输出端Q0~Q3
以及进位输出TC.(TC=Q0·Q1·Q2·Q3·CET)
输⼊输出
C R CP L
D EP ET D3D2D1D0Q3Q2Q1Q0
0ФФФФФФФФ0000
1↑0ФФd c b a d c b a
1↑10ФФФФФQ3Q2Q1Q0
1↑1Ф0ФФФФQ3Q2Q1Q0
1↑111ФФФФ状态码加1
<74LS161功能表>
从74LS161功能表功能表中可以知道，当清零端CR=“0”，计数器输出Q3、Q2、Q1、Q0⽴即为全“0”，这个时候为异步复位功能。
当CR=“1”且LD=“0”时，在CP信号上升沿作⽤后，74LS161
输出端Q3、Q2、Q1、Q0的状态分别与并⾏数据输⼊端D3，D2，D1，D0的状态⼀样，为同步置数功能。
⽽只有当
CR=LD=EP=ET=“1”、CP脉冲上升沿作⽤后，计数器加1。
74LS161还有⼀个进位输出端CO，其逻辑关系是
CO=Q0·Q1·Q2·Q3·CET。
合理应⽤计数器的清零功能和置数功能，⼀⽚74LS161可以组成16进制以下的任意进制分频器。
74161引脚功能表
四位同步二进制可预置计数器74LS161的引脚图,逻辑符号及功能表四位同步二进制可预置计数器74LS161的引脚图,逻辑符号及功能表图9-21为74161型四位同步二进制可预置计数器的外引线排列图及其逻辑符号，其中是直接清零端，是预置数控制端，A3A2A1A0是预置数据输入端，EP和ET是计数控制端，是计数输出端，RCO是进位输出端。
74161型计数器的功能表如表9-10所示。
(a) 外引线排列图 (b) 逻辑符号图9-21 74161型四位同步二进制计数器表9-10 74161型四位同步二进制计数器的功能表清0预置控制时钟预置数据输入输出EP ET CP A3A2A1A00 ××××××××0 0 0 01 0 ××↑d3d2d1d0d3d2d1d01 1 0 ××××××保持1 1 ×0 ×××××保持1 1 1 1 ↑××××计数由表9-10可知，74161具有以下功能。
① 异步清零。
=0时，计数器输出被直接清零，与其他输入端的状态无关。
② 同步并行预置数。
在=1条件下，当=0且有时钟脉冲CP的上升沿作用时，A3、A2、A1、A0输入端的数据 d3、d2、d1、d0将分别被、、、所接收。
③ 保持。
在==1条件下，当ET·EP=0，不管有无CP脉冲作用，计数器都将保持原有状态不变。
需要说明的是，当EP=0，ET=1时，进位输出RCO也保持不变；而当ET=0时，不管EP 状态如何，进位输出RCO=0。
④ 计数。
当==EP=ET=1时，74161处于计数状态。
74LS161
图2 集成计数器的级联 （2）用反馈清零法获得任意进制计数器 由于集成计数器一般都设置有清零端和置数端，而且无论是 清零还是置数都有同步和异步之分。例如，4 位二进制同步加法计 数器74LS163的清零和置数均采用同步方式，而有的只有异步清 零功能。获得任意进 制计数器的方法很多，本书只介绍用反馈清 零法获得任意进制计数器。 如用74LS16l构成九进制加法计数器，九进制计数器（N＝9） 有9个状态，而74LS161在计数过程中有16个状态（M＝［6）， 正常循环从0000到1111，要构成九进制加法计数器，此时必须设 法 跳过M－N（16 － 9＝7）个状态。74LS161具有异步清零功能， 在其计数过程当中，不管它的输出处于哪 一状态，只要在异步清 零输人端加一低电平电压，使CR＝0，74LS161的输出会立即从 那个状态回到0000状 态。清零信号（CR＝0）消失后，74LS161 又从0000状态开始重新计数。 如图3（a）所示的九进制计数器，就是借助74LS161的异步 清零功能实现的。如图3（b）所示电路是九进 制计数器的主循环 状态图。
பைடு நூலகம்
计数器的种类很多，按其进制不同分为二进制计数器、十 进制计数器、N进制计数器；按触发器翻转是否 同步分为 异步计数器和同步计数器；按计数时是增还是减分为加法 计数器、减法计数器和加/减法（可逆 ）计数器。下面首 先介绍二进制计数器。 1．集成二进制计数器74LS161 74LS161是4位二进制同步加法计数器，除了有二进 制加法计数功能外，还具有异步清零、同步并行置数 、 保持等功能。74LS161的逻辑电路图和引脚排列图如图1 所示，CR是异步清零端，LD是预置数控制端，D0 ，D1， D2，D3是预置数据输人端，P和T是计数使能端，C是进 位输出端，它的设置为多片集成计数器的级 联提供了方 便。 74LS161的功能表如表1所示。由表可知，74LS161 具有以下功能。
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74ls161引脚图与管脚功能表资料
74LS161是常用的四位二进制可预置的同步加法计数器，他可以灵活的运用在各种数字电路，以及单片机系统种实现分频器等很多重要的功能，：
<74ls161引脚图>
管脚图介绍：
时钟CP和四个数据输入端P0~P3
清零/MR
使能CEP，CET
置数PE
数据输出端Q0~Q3
以及进位输出TC. (TC=Q0·Q1·Q2·Q3·CET)
<74LS161功能表>
从74LS161功能表功能表中可以知道，当清零端CR=“0”，计数器输出Q3、Q2、Q1、Q0
立即为全“0”，这个时候为异步复位功能。
当CR=“1”且LD=“0”时，在CP信号上升沿作用后，74LS161输出端Q3、Q2、Q1、Q0的状态分别与并行数据输入端D3，D2，D1，D0的状态一样，为同步置数功能。
而只有当CR=LD=EP=ET=“1”、CP脉冲上升沿作用后，计数器加1。
74LS161还有一个进位输出端CO，其逻辑关系是CO= Q0·Q1·Q2·Q3·CET。
合理应用计数器的清零功能和置数功能，一片74LS161可以组成16进制以下的任意进制分频器。
二进制计数器电路简单，运算也方便，但人们最习惯的是十进制，所以在应用中常使用十进制计数器。
使用较多的十进制计数器是按照8421BCD码进行计数的电路，计数器由“0000”状态开始计数，每10个脉冲一个循环，也就是第10个脉冲到来时，由“1001”变为“0000”，就实现了“逢十进一” ，同时产生一个进位信号。
74LS160是集成同步十进制计数器，它是按8421BCD码进行加法计数的，74LS160的引脚图、逻辑功能与74LS161相同，只是计数状态是按照十进制加法规律来计数的，因此不再重述。