第六章存储器与处理器的连接案例
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六存储器与处理器的连接PPT课件
3、不方便扩充。想要增加系统容量时必须重 新连接地址线。
二、存储器的地址选择
CPU与存储器的连接
2. 全地址译码方式
所谓全地址译码，就是构成存储器时要使用全部 地址总线信号，即CPU 的低位地址信号接存储芯片的 地址输入线，余下的所有高位地址信号用来作为译码 器的输入，从而使得存储器芯片上的每一个单元在整 个内存空间中具有唯一的一个地址。
二、存储器的地址选择（字扩展时高位地址线的 连接）
对于组合得到的存储器系统，必须给每个芯片分配 地址，也就是要保证存储器芯片在整个内存中占据的 地址范围能够满足用户的要求。 这就需要掌握存储器地址译码的方法（字扩展） CPU与存储器连接时，将CPU的低位地址线连到存储器所 有芯片的地址线上，实现片内寻址；将高位地址线经过 译码输出给存储器芯片的片选引脚，实现片间寻址。
CPU与存储器的连接
这是本章的重点内容 SRAM、EPROM与CPU的连接 译码方法同样适合I/O端口
存储芯片的数据线
存储芯片的地址线
存储芯片的片选端
存储芯片的读写控制线
CPU与存储器的连接要通过三大总线实现。
将一个存储器芯片与CPU相接时，除了片选信 号需要高位地址译码之外，其余的如存储器芯片的 数据信号、读写控制信号及地址信号都直接接到系 统总线上。
存储器的地址译码方式有线性选择、全译码、部分译码
SUCCESS
THANK YOU
2019/8/2
二、存储器的地址选择
1. 线性地址译码方式
如果在一个微机系统中，所要求的存储器容量较 小，而且以后也不会扩充系统的存储容量，可直接将 芯片使用的地址线以外的一位或两位高位地址线作为 片选信号，这种方法称为线性地址译码方式 。
二、存储器的地址选择
CPU与存储器的连接
2. 全地址译码方式
所谓全地址译码，就是构成存储器时要使用全部 地址总线信号，即CPU 的低位地址信号接存储芯片的 地址输入线，余下的所有高位地址信号用来作为译码 器的输入，从而使得存储器芯片上的每一个单元在整 个内存空间中具有唯一的一个地址。
二、存储器的地址选择（字扩展时高位地址线的 连接）
对于组合得到的存储器系统，必须给每个芯片分配 地址，也就是要保证存储器芯片在整个内存中占据的 地址范围能够满足用户的要求。 这就需要掌握存储器地址译码的方法（字扩展） CPU与存储器连接时，将CPU的低位地址线连到存储器所 有芯片的地址线上，实现片内寻址；将高位地址线经过 译码输出给存储器芯片的片选引脚，实现片间寻址。
CPU与存储器的连接
这是本章的重点内容 SRAM、EPROM与CPU的连接 译码方法同样适合I/O端口
存储芯片的数据线
存储芯片的地址线
存储芯片的片选端
存储芯片的读写控制线
CPU与存储器的连接要通过三大总线实现。
将一个存储器芯片与CPU相接时，除了片选信 号需要高位地址译码之外，其余的如存储器芯片的 数据信号、读写控制信号及地址信号都直接接到系 统总线上。
存储器的地址译码方式有线性选择、全译码、部分译码
SUCCESS
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二、存储器的地址选择
1. 线性地址译码方式
如果在一个微机系统中，所要求的存储器容量较 小，而且以后也不会扩充系统的存储容量，可直接将 芯片使用的地址线以外的一位或两位高位地址线作为 片选信号，这种方法称为线性地址译码方式 。
系统结构 第六章 互联网络
法使直径减小的改进网络。只是，加弦的规律
是：从任一结点出发与距该结点距离为2的整数 幂结点相连 15 0 1
14
2
13
3
12
4
11 10 9
5
6 7 8
网络直径为2
6.2 静态互连网络
树形与胖树形
二叉树结构网络
二叉胖树结构网络
6.2 静态互连网络
网格形和环形网格
( a ) 网格形
( b ) Illiac网
在符号框内，上一个元素与下一个元素分别对应 输入与输出的连接关系。
6.1 互连网络的基本概念
3）图形表示法
图形表示法是直接用连线将输入与输
出的关系连接在一起，非常直观。其 缺点是不容易从中看出规律性的东西， 即函数关系不能一目了然。
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第六章 互连网络
6.1 互连网络的基本概念 6.2 静态互连网络 6.3 动态互连网络
6.1 互连网络的基本概念
一. 互连网络的功能
1．什么是互连网络?
从广义上讲，凡是用以实现部件、设备或系统 之间连接用的部件都可以称为互连网络。
狭义上讲，互连网络是一种由开关元件按一定 的拓扑结构和控制方式构成的网络，用来实现 计算机系统内部多处理机或多功能部件之间的 相互连接。
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6.1 互连网络的基本概念
CPU与存储器的连接
1 2 3 4 5 6 7 8 9
18 17 16 15 14 13 12 11 10
— — — — — — — —
VCC A7 A8 A9 D1 D2 D3 D4 WE
引脚名字：
A0-A9 地址输入 WE CS 写允许 片选 Vcc 电源（+5v） GND 地
D1-D4 数据输出输 入
第 4章
存储器
第 4章
存储器
第 4章
存储器
4 3 地 址 线 A0 ︰ ︰ A9 D0 ︰ ︰ ︰ D7 2 1 1024×1 I/O I/O I/O I/O
5 I/O
6 I/O
7 I/O
8 I/O
数 据 线
图4-17 用1024×1位的芯片组成1K RAM的方框图
第 4章
存储器
A8 A9
译 码 器 A0 CE 2 A0 CE 4 A0 CE 6 A0 CE A0 CE 7 256×4 I/O A7 I/O 8
CPU WE
D7～D0
图4-21 用2114芯片组成4K RAM全局译码结构图
返回本节
第 4章
存储器
线选方式地址分布
A0-A9作为片内寻址，用A10、A11经过译码作为组选择
地址分布
第一组：
0000H~03FFFFH 0400H~0700H 0800H~0BFFH
第二组：
第三组：
第四组：
0C00H~0FFFH
第 4章
存储器
2）字扩展法--用存储容量较小的芯片组成容 量较大的存储器时，需采用字扩展法进行 扩展。即采用多片串联的方法，扩大容量。
第 4章
存储器
方法：① 将各存储芯片片内地址线（图示为：A17-A0）、 数据线、读/写控制线并联，接到相应的总线上； ② 将地址线的高位（图示为：A20-A18）送地址译 码器产生片选信号，接各存储芯片的CS端，以选择芯片。
2.8存储器与CPU的连接
2114 WE D7～D0 D7～D0
A9～A0
A9～A0 CS
2114 WE D7～D0 D7～D0
图 用2114芯片组成4K RAM局部译码结构图
A15～A10 A9～A0 IO/M
CPU WE
D7～D0
6：64 译 码 器
A9～A0 A9～A0 CS CS 2114 WE WE D7～D0 D7～D0
图 用2114芯片组成4K RAM线选控制译码结构图
A15 ︰ A12 A11 A10 A9～A0
IO/M
CPU
WE
D7～D0
译 码 器
A9～A0
A9～A0 CS CS
2114 WE WE D7～D0 D7～D0
A9～A0
A9～A0 CS
2114 WE D7～D0 D7～D0
A9～A0
A9～A0 CS
R/W
64K*8
CS
…
D7
进行位扩展时，模块中所有芯片的地址线和控制线互连形 成整个模块的地址线和控制线，而各芯片的数据线并列（位线扩 展）形成整个模块的数据线（8bit宽度）。
5．存 储 芯 片 的 字 扩 展
字扩展：因总的字数不够而扩展地址输入线的数目，所以 也称为地址扩展；用8K×8bit的芯片扩展实现64KB存储器
的使能控制；
符合要求的全译码电路 1
M//IO AA1198 AA1167 A15
A14 A13
用门电路完成片选译 码，电路结构看起来比 较复杂。
A0 ~ A12 R/W
D0 ~ D7
④
CS1 8K*8
③8K*8
8②K*8
D0~7
①8K*8D0~7 D0~7
D0~7
A9～A0
A9～A0 CS
2114 WE D7～D0 D7～D0
图 用2114芯片组成4K RAM局部译码结构图
A15～A10 A9～A0 IO/M
CPU WE
D7～D0
6：64 译 码 器
A9～A0 A9～A0 CS CS 2114 WE WE D7～D0 D7～D0
图 用2114芯片组成4K RAM线选控制译码结构图
A15 ︰ A12 A11 A10 A9～A0
IO/M
CPU
WE
D7～D0
译 码 器
A9～A0
A9～A0 CS CS
2114 WE WE D7～D0 D7～D0
A9～A0
A9～A0 CS
2114 WE D7～D0 D7～D0
A9～A0
A9～A0 CS
R/W
64K*8
CS
…
D7
进行位扩展时，模块中所有芯片的地址线和控制线互连形 成整个模块的地址线和控制线，而各芯片的数据线并列（位线扩 展）形成整个模块的数据线（8bit宽度）。
5．存 储 芯 片 的 字 扩 展
字扩展：因总的字数不够而扩展地址输入线的数目，所以 也称为地址扩展；用8K×8bit的芯片扩展实现64KB存储器
的使能控制；
符合要求的全译码电路 1
M//IO AA1198 AA1167 A15
A14 A13
用门电路完成片选译 码，电路结构看起来比 较复杂。
A0 ~ A12 R/W
D0 ~ D7
④
CS1 8K*8
③8K*8
8②K*8
D0~7
①8K*8D0~7 D0~7
D0~7
CPU与存储器的连接
全译码法
除去与存储芯片直接相连的低位地址总线之外，将剩余的地址总线全部
送入“片外地址译码器”中进行译码的方法就称为全译码法。 其特点是物理地址与实际存储单元一一对应，但译码电路复杂。
A0~A12
8KB (1) CS 8KB (2) CS 8KB (8) CS
A13~A15
3-8 译码器
Y0 Y1
Y7
字扩展(扩大地址) A14 译 码 器 CS 1
A15
A0
2 CS
3
CS
CS
…
…
…
A13
WE D0 D1 D2 D3
D0 ~ D 3
WE
WE
D0 ~ D3
WE
…
16K×4
16K×4
16K×4
16K×4
D0 ~ D3
WE
D0 ~ D 3
2. CPU总线的负载能力 在设计CPU芯片时，一般考虑其输出线的直流负载能力为带一个TTL 负载。现在的存储器一般都为MOS电路，直流负载很小，主要的 负载是电容负载，故在小型系统中，CPU是可以直接与存储器相 连的，而较大的系统中，若CPU的负载能力不能满足要求，可以 （就要考虑CPU能否带得动，需要时就要加上缓冲器，）由缓冲 器的输出再带负载。
1 1 1 0 0 1 1 1 1 1 1 1 1 1 1 0 0 1 1 1 1 1 1 1 1 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0
地 址范围 ×7FFFH ×B800H ×BFFFH ×C800H ×CFFFH ×E800H ×EFFFH ×F000H ×F7FFH ×7800H
ROM的分配也类似，所以内存的地址分配是一个重要的问题。
存储器及其与CPU的接口课件
•存储器及其与CPU的接口
•17
• 2764工作方式：
• 读方式：这是EPROM的主要工作方式。此时， VCC=VPP，CE=0，OE=0。数据线为输出。
• 维持方式（未选中）：此时，CE=1，VCC=VPP，OE任 意，EPROM数据线为高阻态。
• 编程方式（写入方式）：VPP加规定电压，CE=OE=1， EPROM数据线为输入。
• 由于存储单元的熔丝一旦被烧断就不能恢复，因此 PROM存储的信息只能写入一次，不能擦除和改写。
•存储器及其与CPU的接口
•4
• ③ EPROM
• EPROM是一种紫外线可擦除可编程ROM。
• 写入信息是在专用编程器上实现的，具有能多次改写的 功能。
• EPROM芯片的上方有一个石英玻璃窗口，当需要改写时， 将它放在紫外线灯光下照射约15～20分钟便可擦除信息， 使所有的擦除单元恢复到初始状态“1”，又可以编程写 入新的内容。
• 其特点是集成度高，功耗低，价格便宜，但由于电容存 在漏电现象，电容电荷会因为漏电而逐渐丢失，因此必 须定时对DRAM进行充电（称为刷新）。
•存储器及其与CPU的接口
•9
• ③ NVRAM
• NVRAM是一种非易失性随机存储器。
• 它的存储电路由SRAM和EEPROM共同构成，在正常运 行时和SRAM的功能相同，既可以随时写入，又可以随 时读出。但在掉电或电源发生故障的瞬间，它可以立即 把SRAM中的信息保存到EEPROM中，使信息得到自动 保护。
A2
A2
A2
A2 8
A1
A1
A1
A1
A1 9
A0
A0
A0
A0
A0 10
D0
存储器与CPU的连接
接译码器的输出端 Y1 、Y2 、Y3，系统地址线A13～A15连接译码器
74LS138的输入端A，B，C。
2021年1月30日星期六
2021年1月30日星期六
图 1-22 存储器扩展电路
1.3 存储器连接举例
解：第一步，确定实现8K字ROM存储体所需要的RAM芯片的数量。 因为每片2732提供212×8位的存储容量，所以实现8 KB存储容量需
解：第一步，确定实现24 KB RAM存储体所需要的RAM芯片的数量。 RAM数量=(24×8)/(8×8)=3（片） 第二步，确定实现8 KB ROM存储体需要的EPROM数量。 EPROM数量=（8×8）/（4×8）=2（片） 第三步，存储器芯片片选信号的产生及电路设计。存储器地址分 配情况如图1-21所示。
2021年1月30日星期六
1.1 连接时应注意的问题
1 CPU总线的负载能力
CPU时序和存储器存取速度之间的配合问题
2Leabharlann 3 存储器的地址分配和片选问题
2021年1月30日星期六
控制信号的连接 4
1.2 常用译码电路
存储器芯片与CPU之间的连接，本质上就是其与系统总线的连接， 包括地址线、数据线和控制线的连接。在这三种连接中需要重点说明的 是存储器与CPU地址总线的连接方式。这种连接方式必须满足对这些芯片 所分配的地址范围的要求。CPU发出的地址信号必须实现两种选择，首先
2021年1月30日星期六
2.全译码法 全译码法将高位地址全部作为译码器的输入，用译码器的输出作为
片选信号。在这种寻址方法中，低位地址线用作字选，与芯片的地址输 入端直接相连；高位地址线全部连接进译码电路，经译码电路全译码后 输出，作为各存储器芯片的片选信号，以实现对存储器芯片的读/写操作。 这样，所有的地址线均参与片内或片外的地址译码，存储器中每个存储 单元对应于一个唯一的地址，不会产生地址的多义性和不连续性。在全 译码方式中，译码电路的核心常用一块译码器充当，常见的74LS138等地 址译码器。图1-20是74LS138的引脚信号，表1-3为它的真值表。
74LS138的输入端A，B，C。
2021年1月30日星期六
2021年1月30日星期六
图 1-22 存储器扩展电路
1.3 存储器连接举例
解：第一步，确定实现8K字ROM存储体所需要的RAM芯片的数量。 因为每片2732提供212×8位的存储容量，所以实现8 KB存储容量需
解：第一步，确定实现24 KB RAM存储体所需要的RAM芯片的数量。 RAM数量=(24×8)/(8×8)=3（片） 第二步，确定实现8 KB ROM存储体需要的EPROM数量。 EPROM数量=（8×8）/（4×8）=2（片） 第三步，存储器芯片片选信号的产生及电路设计。存储器地址分 配情况如图1-21所示。
2021年1月30日星期六
1.1 连接时应注意的问题
1 CPU总线的负载能力
CPU时序和存储器存取速度之间的配合问题
2Leabharlann 3 存储器的地址分配和片选问题
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控制信号的连接 4
1.2 常用译码电路
存储器芯片与CPU之间的连接，本质上就是其与系统总线的连接， 包括地址线、数据线和控制线的连接。在这三种连接中需要重点说明的 是存储器与CPU地址总线的连接方式。这种连接方式必须满足对这些芯片 所分配的地址范围的要求。CPU发出的地址信号必须实现两种选择，首先
2021年1月30日星期六
2.全译码法 全译码法将高位地址全部作为译码器的输入，用译码器的输出作为
片选信号。在这种寻址方法中，低位地址线用作字选，与芯片的地址输 入端直接相连；高位地址线全部连接进译码电路，经译码电路全译码后 输出，作为各存储器芯片的片选信号，以实现对存储器芯片的读/写操作。 这样，所有的地址线均参与片内或片外的地址译码，存储器中每个存储 单元对应于一个唯一的地址，不会产生地址的多义性和不连续性。在全 译码方式中，译码电路的核心常用一块译码器充当，常见的74LS138等地 址译码器。图1-20是74LS138的引脚信号，表1-3为它的真值表。
CPU与存储器的连接
第4章 存储器
2．2KB RAM的连接 RAM的连接 用Intel 2114 1k*4位的芯片，构成一个2KB 1k*4位的芯片，构成一个2KB RAM系统。 RAM系统。 每一片为1024*4位，故2KB RAM共需要4 每一片为1024*4位，故2KB RAM共需要4片 每片有10条地址线，直接接到CPU的地址总 每片有10条地址线，直接接到CPU的地址总 线的A0-A9,可寻址1k。 线的A0-A9,可寻址1k。
A9～A0 IO/M A9～A0 A9～A0 CS CS 2114 WE WE D7～D0 D7～D0 A9～A0 A9～A0 CS 2114 WE D7～D0 D7～D0 A9～A0 A9～A0 CS 2114 D7～D0 WE D7～D0 A9～A0 A9～A0 CS 2114 D7～D0 WE D7～D0
第4章 存储器
4.4 CPU与存储器的连接 CPU与存储器的连接
4.4.1 题 4.4.2 存储器片选信号的产生方式 4.4.3 CPU（8088系列）与存储器的连接 CPU（8088系列） CPU与存储器的连接时应注意的问 CPU与存储器的连接时应注意的问
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第4章 存储器
RAM与CPU的连接 RAM与CPU的连接
第二组
地址最低 地址最高 即地址范围：0400H~06FFH 即地址范围：0400H~06FFH
A15---A10 000001 000001
A9---A0 0000000000 1111111111
第4章 存储器
2．4KB RAM的连接 RAM的连接
（1）计算出所需的芯片数 （2）构成数据总线所需的位数和系统所需 的容量 （3）控制线，数据线，地址线的连接：有 控制线，数据线， 线选方式、 线选方式 、 局部译码选择方式和全局译 码选择方式之分。 码选择方式之分。
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例：用两片 SRAM Intel6264（8K8 位）存储器芯片 组成一个16K8 位的存储系统。
二、存储器芯片的扩展 例： 高 地址
位 地 址 RD WR A12~A0 译码器
2. 字扩展法
CPU与存储器的连接
A12 ~A0 OE WE 6264 CS1 8k 8 CS2 I/O0 ~I/O7 D7~D0
CPU与存储器的连接
二、存储器的地址选择
1. 线性地址译码方式 如果在一个微机系统中，所要求的存储器容量较 小，而且以后也不会扩充系统的存储容量，可直接将 芯片使用的地址线以外的一位或两位高位地址线作为 片选信号，这种方法称为线性地址译码方式 。 例： 用两片 SRAM Intel6264（8K8 位）存储器芯片 组成一个16K8 位的存储系统。可以用A13与芯片的 片选信号连接。
CPU与存储器的连接
1. 位扩展法 当存储器芯片的数据位数不能满足存储系统需要 时，可将多个存储器芯片的地址线并连起来（即接相 同的输入），用它们的数据线扩展各个存储单元的数 据位。这种扩展方法称为位扩展法。 用64K×1bit的芯片扩展实现64K ×8bit存储器
⑦ 64K*1 ⑥ 64K*1 I/O ⑤ 64K*1 I/O ④ 64K*1 I/O ③ 64K*1 I/O ② 64K*1 I/O ① 64K*1 I/O 64K*1 I/O I/O ⑧
74LS138
Y0
Y1 Y2 Y3 Y4 Y5 Y6 Y7
G1 G2A G2B
1
0
0
C B A
Vcc
GND
C B A 输出 0 0 0 Y0=0其余为1 0 0 1 Y1=0其余为1 0 1 0 . 0 1 1 . 1 0 0 . 1 0 1 . 1 1 0 . 1 1 1 .
用74LS 138进行部分译码举例
CPU与存储器的连接
所谓全地址译码，就是构成存储器时要使用全部 地址总线信号，即 CPU 的低位地址信号接存储芯片的 地址输入线，余下的 所有高位地址信号 用来作为译码 器的输入，从而使得存储器芯片上的每一个单元在整 个内存空间中具有唯一的一个地址。
例：一个微机系统 20 根地址线， RAM 容量为 32K 字节， 采用8K8位的RAM芯片，安排在内存空间的最低位置， 则A12~A0作为片内寻址，A19~A13译码后作为芯片寻址
CPU与存储器的连接
存储器系统容量的需求并不总是达到最大容量， 为了减少译码电路的复杂性并留有一定的可扩展空间， 常采用将芯片使用以外的部分高地址进行译码，产生 片选信号的方法。
这种方法通常使用74LS138 三八译码器芯片。 该芯片管脚图、输出真值表见下页图。
74LS138 三八译码器芯片
G1 G2A G2B
CPU与存储器的连接
这是本章的重点内容 SRAM、EPROM与CPU的连接 译码方法同样适合I/O端口
存储芯片的数据线 存储芯片的地址线 存储芯片的片选端 存储芯片的读写控制线
CPU与存储器的连接要通过三大总线实现。
将一个存储器芯片与 CPU 相接时，除了片选信 号需要高位地址译码之外，其余的如存储器芯片的 数据信号、读写控制信号及地址信号都直接接到系 统总线上。
在存储器扩展时，74LS138 的连接
输出：138的输出接到芯片的片选上
输入： 1）ABC的连接：依次把高位地址线的最低三 位地址连接到ABC上。比如，芯片地址线用 了Ａ12~A0，则A-A13，B-A14，C-A15
2）三个控制端的连接：把M/IO和剩下的地址 线进行逻辑门电路运算后分别送给三个控 制端。
A13～A0
WE
扩展方法的总结
位扩展：各芯片的地址线、片选信号连接相同，
各芯片的数据线接不同的系统数据线
字扩展：各芯片的地址线、数据线连接相同，片
选信号不同（由高位地址线经过译码得到，使得
同一时刻只选中一个芯片）。
字位扩展：先进行位扩展，再把位扩展后得到的
芯片组进行字扩展
二、存储器的地址选择（字扩展时高位地址线的 连接）
线性选择方式的缺点
1、出现地址重叠。例子中假设CPU地址线为 16根，则每个芯片有4组地址。如为20根地 址线，则重叠更多 2、地址不连续。如果用A14或A15连接芯片 的片选则两个芯片的地址空间不连续 3、不方便扩充。想要增加系统容量时必须重 新连接地址线。
二、存储器的地址选择
2. 全地址译码方式
D7~D0
A12 ~A0 OE WE 6264 CS1 8k 8 CS2 I/O0 ~I/O7 D7~D0
一、存储器芯片的扩展
2. 字扩展法
CPU与存储器的连接
练习： 用16K×8的SRAM扩展成64K×8的存储器系统
字扩展
WE
二、存储器芯片的扩展
3. 组合扩展法
CPU与存储器的连接
当存储器芯片的数据位数和存储单元数量都不 能满足存储系统需要时，可先进行字扩展，再进行 位扩展，也可把顺序反过来。这种扩展方法称为组 合扩展法。
A0 ~ A15 R/W CS D0 …
D
一、存储器芯片的扩展
1. 位扩展法
RD WR
CPU与存储器的连接
例：把两片6264扩展成8K×16的存储器
译码器
A12~A0
A12 ~A0 OE WE 6264 8k 8 CE1 CE2 I/O0 ~I/O7
D15~D0 D15~D8
A12 ~A0 OE WE 6264 8k 8 CE1 CE2 I/O0 ~I/O7
WE D7D0
OE
WE D7D0
OE
WE D7D0
OE
WE D7D0
D7 D0
WR
RD
DB
思考：
全译码方式有地址重叠、地址不连续的情况吗？
1、地址是唯一的，没有重叠 2、地址是连续的，便于扩充。 全译码的缺点：译码电路复杂，特别是高位地址线较多 的时候。
三、存储器的地址选择
3. 部分地址译码方式
例： 用2K*8的RAM芯片设计一个 8K*8的存储器系 统，用74LS138进行地址译码。
M/ IO A15 A14 G1 G2A G2B Y0
1# 芯片片选
2# 芯片片选 3# 芯片片选 4# 芯片片选
Y1
Y2 Y3 Y4 Y5
A13 A12 A11
C B A
Y6 Y7
结论：74LS138 输入确定后，每个输出引脚 所连接芯片的地址空间也就确定了，比如：
D7~D0
一、存储器芯片的扩展
2. 字扩展法
CPU与存储器的连接
当存储器芯片的存储单元数量不能满足存 储系统需要时，可将多片存储器芯片的数据线 并连起来，用它们的地址线扩展存储单元的数 量。这种扩展方法称为字扩展法。
字扩展法将低位地址线接到所有芯片，实现片 内寻址；将高位地址线通过译码或变换后 输出给各芯片的片选信号，实现片间寻址
部分译码方式的优缺点
部分译码方式的译码简单，但地址扩展 能力有限，并且可能出现地址重叠（如 果有一些地址线没有用到）。使用不同 信号连接片选信号时，芯片的地址空间 也不同。 这种方式常常用在较小的微型计算机系统 中。
三种地址译码方式的总结
1.
CPU与存储器芯片连接时，低位地址线连 到所有芯片的地址线上，实现片内寻址； 高位地址线经过线选法或译码器译码输出 到芯片的片选，实现片间寻址。
但是一个存储器系统往往需要由多个芯片组合 得到系统所需的存储空间。这就需要用到下面的方 法：位扩展法、字扩展法、组合扩展法。
存储系统设计的 步骤
1、确定芯片个数=目的系统容量/提供芯片规格
2、确定扩展方法（字、位、字位）
3、芯片地址线、数据线、读写控制线的连接
4、芯片片选的连接
一、存储器芯片的扩展
练习：用 16K4 位的存储器芯片组成一个 64K8位的 存储系统。
字和位同时扩展
D7～D4
D3～D0
16K×4bit
16K×4bit
A15
Y3
译 码 器
CS3 CS 2
16K×4bit
16K×4bit
Y2 Y1
CS1
CS 0
16K×4bit
16K×4bit
A14
Y0
16K×4bit
16K×4பைடு நூலகம்it
对于组合得到的存储器系统，必须给每个芯片分配 地址，也就是要保证存储器芯片在整个内存中占据的 地址范围能够满足用户的要求。 这就需要掌握存储器地址译码的方法（字扩展） CPU与存储器连接时，将CPU的低位地址线连到存储器所 有芯片的地址线上，实现片内寻址；将高位地址线经过 译码输出给存储器芯片的片选引脚，实现片间寻址。 存储器的地址译码方式有线性选择、全译码、部分译码
2.
3.
连接时注意地址是否重叠、地址是否连续
要学会按照要求设置芯片的地址空间。
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2. 全地址译码方式
127 译 码 器 ⋮ 4 3 2 1 0
A19 A13 M/ IO A0 A12
CPU
00000H~01FFFH 02000H~03FFFH 04000H~05FFFH 06000H~07FFFH
AB A12 A0 CS
OE
A12 A0 CS
A12 A0 CS
A12 A0 CS
74LS138 M/ IO A15 A14